[发明专利]一种块状低密度校验码的译码方法及可重构多模式译码器

说明书

技术领域

本发明涉及高速宽带无线数字通信领域，尤其涉及一种块状低密度校验码的译码方法及可重构多模式译码器。

背景技术

与Turbo码相比，低密度校验码具有逼近香农极限的纠错性能及错误平层低、译码并行度高和延迟小的优点，特别适合应用于高速宽带无线数字通信系统中，保证数据的可靠高效传输。目前，低密度校验码在许多领域得到了应用：第二代卫星数字电视视频广播标准(DVB-S2)采用低密度校验码作为核心信道编码技术；802.16e、802.11n两个国际标准采纳低密度校验码作为补充的信道编码方案；我国数字电视地面传输标准及手机移动电视标准都将低密度校验码作为主要的信道纠错编码。

传统的低密度校验矩阵都是随机构造得到的，由于随机特性的引入，增加了译码过程中变量节点与校验节点连接关系网络的实现复杂度，硬件代价比较高。而具有结构化特性的低密度校验码更受到了人们的关注和青睐，校验矩阵的某些结构化特性，可以大大简化实现的控制逻辑，增加译码器设计的灵活性与通用性。本发明涉及的一类基于单位循环置换阵的块状低密度校验码就是其中一种。

在国内外，有很多文献讨论了结构化低密度校验码的译码方法与实现方案，但很多设计都只针对某一码率或某一部分校验矩阵有效，而并没有更多地考虑到译码器的通用性与可配置性。例如，对比文献：T.Zhang，“A 5 4Mbps(3，6)-REGULAR FPGA LDPC DECODER”，2002，他给出了一种结构化规则低密度校验码的硬件译码器实现，采用了部分并行结构，迭代过程中完整地保存了变量节点与校验节点的外部信息，存储资源比较大，数据吞吐量固定；对比文献：诺基亚公司的Tejas Bhatt等人，“Pipelined Block-Serial Decoder Architecturefor Structured LDPC Codes”，他们利用部分并行调度的迭代更新算法，设计出了一种高性能的串行译码器，但他们没有考虑接收机对译码器在多种码字长度和多种编码速率方面的要求。

而在许多应用环境中，都要求译码器能够具有一定的通用特性。例如，在发送端可以感知信道环境的情形下，它可以根据当前的信道条件调整编码与调制的模式，这就要求接收机能够根据接收到的模式字做出相应的调整，对于译码器来说，就是要能够正确译码出匹配于当前校验矩阵及码率的信息流。另一方面，如果译码器能够根据系统数据吞吐量的不同，调整译码的并行度，则可以采用最小的硬件资源来实现译码，从而达到吞吐量与硬件实现复杂度的最佳折衷。因此，如何优化设计一种适合多种码率多种码长，吞吐量可配的高性能块状低密度校验码的统一译码结构，以最小的硬件资源同时实现多种模式的低密度校验码译码，具有非常可观的应用前景。

发明内容

本发明的目的是克服现有技术的不足，提供一种块状低密度校验码的译码方法及可重构多模式译码器。

1.一种块状低密度校验码的译码方法包括以下步骤：

1)设定低密度校验矩阵信息以及译码过程中的可配参数；

2)接收信道输出的解调符号信息；

3)对解调符号信息进行预处理，获得比特软信息，作为迭代初始消息；

4)校验节点分组并行更新传递给变量节点的外部消息，每组校验节点消息处理完毕后，立即更新与其相连的所有变量节点；当所有校验节点分组串行更新完毕后，结束一次迭代；

5)取变量节点的伪后验概率消息进行硬判决，并检测是否是合法码字，如果是合法码字或当前迭代次数超过预设的最大迭代次数，则终止整个迭代；否则，进入下一次迭代；

6)当迭代停止后，输出相应的硬判决比特信息流，译码结束。

2.设定低密度校验矩阵信息以及译码过程中的可配参数包括以下步骤：

1)根据发送端采用的校验矩阵，配置译码需要的校验矩阵的所有特征值p_i，j，行块数M和列块数N；

2)根据译码延迟要求，配置译码最大迭代次数ITER_max和消息更新并行因子Zf，从而确定当前译码所需要的并行处理单元数目、分布式存储器块数及实时置换网络的大小，Zf必须能够整除子块大小L，最小为1，最大为L；

3)根据度分布向量和、并行因子Zf及M、N，初始化迭代控制逻辑单元。

3.对解调符号信息进行预处理包括以下步骤：

1)获得解调的同相正交的两路基带调制信号

2)采用最大似然准则，将单个接收符号信息转化为log₂(M)个并行比特软信息；