[发明专利]一种可靠片上总线的设计方法和系统及其工作方法

说明书

技术领域

本发明涉及半导体工艺技术领域，主要是超大规模集成电路(VLSI)故障容忍(Fault Tolerance)的方法和设计，特别是涉及一种可靠片上总线的设计方法和系统及其工作方法。

背景技术

随着门时延不断的减少，片上系统(SOC)中长总线的时延对系统能否达到高的整体性能的作用日益显著。然而，在超深亚微米工艺和GHZ工作频率下，电路中耦合电容和寄生电感等寄生元件作用显著。当信号发生跳变时，它们会进行充放电(在超深亚微米工艺下，主要是耦合电容起主要作用)，使得在输出端得不到信号的正确响应。这些影响主要包括串扰时延(Crosstalk-InducedDelay)和串扰尖峰(Crosstalk-Induced Glitch)。其中，串扰时延导致了总线的部分信号无法在规定时间内到达输出端，严重影响信号的同步。根据国际半导体技术路线图，当系统时钟到达10GHZ时，这种片上总线的时延甚至可以与时钟频率相当。为了消除总线串扰带来的影响，保证长总线的可靠性，工业界需要不断优化系统布线，或者采用保守的总线结构，即在相邻导线之间加入屏蔽线。前一种方法需要多次评估和改进，而且辅助工具的复杂度极高；后一种方法不仅增加面积开销，而且会增大总线的延时和功耗。

因此，研究者设计相应的串扰避免编码(Crosstalk Avoidance Code，简称CAC)，避免总线信号出现糟糕的跳变组合，进而避免串扰时延。图1给出了不同跳变组合导致的相对时延，最糟糕的跳变组合(↓，↑，↓)比最好跳变组合(↑，↑，↑)的时延多4λ，其中λ是导线耦合电容与对地电容的比值。采用相对时延作为CAC的时延上限，CAC编码可以分为的Delay＝1+λ(加速编码)、Delay＝1+2λ(常用编码)和Delay＝1+3λ(避免最大时延编码)。而常用编码的规则又分为两类，即禁止跳变编码(Forbidden Transition Code，简称FTC)和禁止向量编码(Forbidden Pattern Code，简称FPC)。其中，FTC要求它的码字与基准码字(由相间的01构成)组成向量对时，禁止相邻信号线同时出现跳变；FPC禁止它的码字中出现子向量“010”和“101”。这些方法可以极大地减少总线的时延开销，同时面积开销较小，是一种理想的片上总线容错方法。

然而，现在的编码方法CAC只能避免串扰时延故障，不能纠正由于电路噪声带来的信号翻转。如果要容忍总线上的噪声，包括串扰带来的串扰尖峰故障，则需要在CAC上添加新的海明校验码，形成具有纠错能力的结合编码，如图2所示。但是，由CAC单元001产生的编码总线和由ECC单元002产生的校验总线，两组总线存在多级门延时，因此需要增大系统时钟脉冲的宽度。这样会制约系统主频的提高。更重要的是校验总线Kc发生信号跳变，也会滞后于编码总线L。这种迟到的信号跳变会导致编码总线的二次串扰。它增大了信号的跳变时延，导致总线系统性能降低。

同时，新生成的海明校验码是不具备避免串扰时延的能力。而且，校验总线的信息是用于纠错的，在信号传输过程中不能更改，因此不能把海明校验码进行CAC编码。如图2所示，校验总线需要通过单元003添加保护线，保护校验线免受总线串扰的影响。采用这种方法，会增加系统的布线开销，导致在片上总线上不必要的功耗。

发明内容

本发明的目的在于提供一种可靠片上总线的设计方法和系统及其工作方法，其能够在不引入二次串扰的前提下，以较小的布线开销和功耗开销，保证总线避免串扰时延的影响，并且可以纠正总线上由于噪声导致的信号翻转。

为实现本发明的目的而提供的一种可靠片上总线的设计方法，是利用群码的校验矩阵从串扰避免编码码字集合中选择具备纠错能力的子集合，构成具备纠错能力的串扰避免编码码字集合，应用于片上总线的电路设计，其包括下列步骤：

A.根据串扰避免编码的规则生成码字集合；

B.根据要求，推导群码的校验矩阵的属性；

C.对满足属性的所有校验矩阵进行优化，获得最佳校验矩阵，以产生具备纠错能力的串扰避免编码码字集合。

所述步骤A还进一步包括：

A1.根据半导体器件工艺库说明书对总线布线信息，包括物理尺寸、导线材质和衬底参杂情况，得到耦合电容和接地电容的比值和无串扰的传输时延；

A2.结合不同串扰避免编码的时延避免性能，预测串扰避免时延上限；

A3.根据选定的串扰避免编码，生成码字集合。

所述步骤B还进一步包括：

B1.参考设计说明书对纠错能力的要求，确定相应群码的码距；