[发明专利]异步接口的信号同步方法、电路和异步芯片

说明书

技术领域

本发明涉及信号的同步技术，尤其涉及一种异步接口的信号同步方法、电路和异步芯片。 

背景技术

在芯片设计中，芯片接口包括同步接口和异步接口两种，所谓同步接口是指芯片接口的内部和外部采用相同的时钟，所谓异步接口是指芯片接口的内部和外部采用不同的时钟。采用同步接口的芯片，其接口内部直接使用接口外部的时钟，芯片性能受接口外部输入时钟的限制，芯片的功耗无法调节和控制；并且由于芯片的内部和外部采用相同的时钟，使得芯片外部可直接探测或预知芯片内部的信号生效时刻，非法者可利用这一点对芯片进行安全性攻击，从而造成芯片的安全性隐患。采用异步接口的芯片，其接口内部采用独立的时钟源，可解决上述同步接口芯片的安全性问题，并且芯片的配置灵活、芯片的功耗便于调节和控制、芯片的性能得到提高。由于异步接口具有上述优点，现有技术中的芯片越来越多的采用异步接口的设计。 

现有技术中存在一种采用先进先出(FIFO，First In First Out)电路实现异步接口数据传输的方法，如图1所示，FIFO电路分为写入时钟域和读取时钟域两端，写入时钟域和读取时钟域相互隔离，在写入时钟域进行数据的写操作，在读取时钟域进行数据的读操作，写入时钟域和读取时钟域之间通过半满或全满信号进行通信，实现过程包括以下步骤： 

a、写时钟域通过写计数器进行数据的写操作，写入的数据存储在存储器中，写标志逻辑电路用于标识数据的写入状态，其中，FULL表示写入数据为全满，HALF_FULL表示写入数据为半满，例如：存储器的存储空间大小为1000字节， 则当写入的数据达到500字节时，即为半满；当写入的数据达到1000字节时，即为全满；在数据写入状态达到HALF_FULL之前一直进行数据的写操作，此时读时钟域处于等待状态，等待接收半满或全满信号； 

b、当写入的数据达到半满时，写时钟域产生半满有效信号发送给读时钟域，告知读时钟域可以进行数据的读取操作了； 

c、读时钟域通过读计数器进行数据的读操作，直到数据读完；读标志逻辑电路用于标识数据的读取状态，其中，EMPTY表示存储器中数据为全空，HALF_EMPTY表示存储器中数据为半空，读时钟域进行数据的读操作，直到数据读取状态达到EMPTY； 

d、数据读完后，读时钟域进入等待状态，直到获得下一个半满有效信号或全满信号。 

采用上述方法的异步接口只适合于数据的传输，并且对数据的传输是间断性的批量传输，无法对数据和信号进行实时传输。当发送少量有效信号时，为保证有效信号的及时传递，还需要发送大量无用信号使存储器达到半满或全满状态以触发有效信号的传递，造成了资源的浪费，传递效率不高。 

此外，按照上述方法设计异步芯片时，需要根据实际需求确定存储器的实现门数，存储器实现门数一定的芯片只在一定数据传输量范围内适用，适用性不广。设计用于进行大批量数据传输的芯片时，就需要更多的存储器实现门数，成本较高，且芯片面积较大。 

发明内容

有鉴于此，本发明的主要目的在于提供一种异步接口的信号同步方法、电路和异步芯片，以解决现有技术无法对异步接口进行信号实时传输、状态和控制信号传输效率低的问题。 

为达到上述目的，本发明的技术方案是这样实现的： 

本发明的实施例提供了一种异步接口的信号同步电路，包括： 

外部锁存模块，用于通过将接收到的外部输入信号用输入时钟域进行锁存而生成第一信号；

内部锁存模块，用于通过将所述第一信号用输出时钟域进行多级锁存，得到最后一级有效锁存的第一入端信号； 

反馈模块，用于通过将所述第一入端信号用所述输入时钟域进行多级锁存而生成反馈信号； 

同步信号生成模块，用于根据所述反馈信号生成同步信号，然后将所述同步信号经多级锁存后由信号输出端输出。 

所述反馈模块包括： 

信号锁存子模块，用于将所述第一入端信号用所述输入时钟域进行多级锁存，得到最后一级有效锁存的第二入端信号和第二出端信号； 

反馈信号生成子模块，用于将所述第二出端信号的反相信号与所述第二入端信号进行逻辑与运算，并根据运算结果生成所述反馈信号。 

所述同步信号生成模块包括： 

上升沿检测子模块，用于对所述同步信号进行上升沿的检测，并将检测结果输出； 

下降沿检测子模块，用于对所述同步信号进行下降沿的检测，并将检测结果输出。