[发明专利]自偏置锁相环

说明书

技术领域

本发明涉及锁相环技术，特别是涉及一种自偏置锁相环。

背景技术

锁相环(PLL，Phase Locked Loop)被广泛应用于系统级芯片(SOC，Systemon Chip)中，以构成频率合成器、时钟发生器等。图1为一种基本锁相环的结构，鉴频鉴相器(PFD，Phase Frequency Detector)10检测输入信号F_ref和反馈信号F_fb的频差和相差，产生脉冲控制信号UP、DN送入电荷泵(CP，chargepump)20；在电荷泵20中脉冲控制信号UP、DN被转换成电流I_p对环路滤波器(LP，Loop Filter)30的电容C_p进行充放电，环路滤波器30产生控制电压V_ctrl送入压控振荡器(VCO，Voltage Control Oscillator)40；压控振荡器40在控制电压V_ctrl升高时加快振荡频率，在控制电压V_ctrl降低时减慢振荡频率。压控振荡器40的输出信号F_out经过分频器50产生反馈信号F_fb，整个系统形成一个反馈系统，输出信号F_out的频率和相位被锁定到固定频率和相位。

图1所示的锁相环的环路的阻尼因子(damping factor)ξ由式(1)表示，环路带宽ω_n由式(2)表示：

ξ=Rp2IpKvCpN---(1)]]>

ωn=KvIpNCp---(2)]]>

其中，C_p为环路滤波器30的电容，R_p为环路滤波器30的电阻，I_p为对电容C_p进行充电或放电的电流(即电荷泵20输出的充电或放电电流)，K_v为压控振荡器40的增益，N为分频器(Divider)50的分频数。

高性能锁相环需要具有以下特点：不易受工艺、电压和温度(PVT)变化的影响；频带宽；锁定后相位抖动(jitter)和频率变化小；单片集成滤波器；电路的功耗低。但是，同时达到这些要求的锁相环是很难设计的，一个典型的锁相环基于压控振荡器，其相位抖动是由电源和衬底噪声引起的，环路对于噪声来说是一个低通滤波器，环路带宽越窄，抖动就越小；另一方面，由于单片集成的要求，滤波器的电容不可能做得很大，带宽同时又受到环路稳定条件的限制，这些限制条件使得设计的锁相环工作频带窄，抖动性能也不好。