[发明专利]抗差分功耗分析攻击的全定制先进密码算法的字节替换电路

权利要求书

1、一种抗差分功耗分析攻击的全定制AES SubByte电路，其特征在于AES SubByte模块用下列基本单元实现：INV、AND2D1、AND3D1、XOR2D1和XOR3D1；其中INV是普通cmos的反相器，AND2D1、AND3D1、XOR2D1和XOR3D1是基于灵敏放大器逻辑基本单元，用流水线结构代替直接相连，采用的锁存器是基于灵敏放大器逻辑的锁存器。

2、根据权利要求1所述的电路，其特征在于所述的灵敏放大器逻辑由灵敏放大器部分(11)、差分下拉网络(12)和第1nmos管(N3)组成；其中灵敏放大器部分(11)由第1pmos管(P1)、第2pmos管(P2)、第3pmos管(P3)、第4pmos管(P4)和第2nmos管(N1)、第3nmos管(N2)、第4nmos管M1组成，第2pmos管(P2)的D端和第2nmos管(N1)的D端、第3pmos管(P3)的D端和第3nmos管(N2)的D端分别相连，第1pmos管(P1)的S端、第2pmos管(P2)的S端、第3pmos管(P3)的S端和第4pmos管(P4)的S端都连接到电源VDD，第2nmos管(N1)的S端和第3nmos管(N2)的S端分别接在第1节点X和第2节点Y上；第1pmos管(P1)的D端、第2pmos管(P2)的D端和第3pmos管(P3)的G端相连，为第1个输出OUT；第3pmos管(P3)的D端、第4pmos管(P4)的D端和第2pmos管(P2)的G端相连，为第2个输出NOUT；第2pmos管(P2)的G端和第2nmos管(N1)的G端相连，第3pmos管(P3)的G端和第3nmos管(N2)的G端相连；第1pmos管(P1)的G端和第4pmos管(P4)的G端都接时钟CLK；第4nmos管M1的G端接VDD，第4nmos管M1的S端和第4nmos管M1的D端分别接在第1节点X和第2节点Y上；差分下拉网络(12)上端分别与第1节点X和第2节点Y连接，下端和第3节点Z相连；第1nmos管(N3)的D端连接到第3节点Z，第1nmos管(N3)的G端连接时钟CLK，第1nmos管(N3)的S端连接到地。

3、根据权利要求1所述的两输入灵敏放大器与门AND2D1由灵敏放大器部分(21)、差分下拉网络(22)和第9nmos管(N3)组成；其中灵敏放大器部分(21)和灵敏放大器逻辑原理图1中的灵敏放大器部分11结构相同；差分下拉网络(22)由第5nmos管(N4)、第6nmos管(N5)、第7nmos管(N6)和第8nmos管(N7)组成；第5nmos管(N4)的D端连到第4节点X，第5nmos管(N4)的S端与第6nmos管(N5)的D端相连，第6nmos管(N5)的S端连到第6节点Z，第7nmos管(N6)的D端连到第5节点Y，第7nmos管(N6)的S端连到第5nmos管(N4)的S端，第8nmos管(N7)的D端连到第5节点Y，第8nmos管(N7)的S端连到第6节点Z；第5nmos管(N4)的G端连到第1输入A、第6nmos管(N5)的G端连到第2输入B、第7nmos管(N6)的G端连到第3输入NA和第8nmos管(N7)的G端连到第4输入NB；第9nmos管(N3)的D端连接到第6节点Z，第9nmos管(N3)的G端连接时钟CLK，第9nmos管(N3)的S端连接到地。