[发明专利]基于DW8051核的现场可编程门阵列片上可编程系统

说明书

技术领域

本发明涉及一种基于FPGA(现场可编程门阵列)的片上可编程系统(SOPC)。

背景技术

传统上，为了设计嵌入式系统，设计人员需要选择三类不同的硬件器件——处理器、逻辑器件和存储器。今天，结合所有这些器件可以创造出单个SOC(片上系统)解决方案，从而提高了速度、缩小了尺寸，更重要的是降低了总体系统成本。开发新的SOC器件需要许多关键因素，包括新的开发工具、领先的制造技术和半导体IP核。考虑到技术发展，基于ASIC(专用集成电路)的SOC行业仍面临许多挑战，因此阻碍了其发展。采用CPLD(复杂可编程逻辑器件)可使SOC设计具有显著的灵活性，但由于处理器内核通常是硬核，所以其伸缩性极小。目前，ARM等一些公司推出的各种可配置处理器内核(软核)正在改变着SOC的设计。Altera和Xilinx公司将自己生产的可配置CPLD、FPGA与可配置处理器内核结合在一起，推出了片上可编程系统(SOPC，System On Programmable Chip)解决方案。

SOPC技术，涵盖了嵌入式系统设计技术的全部内容，除了以处理器和实时多任务操作系统为中心的软件设计技术、以PCB(印刷电路板)和信号完整性分析为基础的高速电路设计技术以外，还涉及到软硬件协同设计技术。基于FPGA的SOPC结合了SOC和FPGA各自的优点，一般具有以下基本特征：至少包含一个嵌入式处理器内核；具有小容量片内高速RAM资源；丰富的IPCore资源可供选择；足够的片上可编程逻辑资源；处理器调试接口和FPGA编程接口；可能包含部分可编程模拟电路；单芯片、低功耗、微封装。由于技术参差不齐，目前市面上的部分片上可编程系统运行速度较低，系统的抗干扰性和稳定性差。

DW8051核是Synopsys公司Design Ware库中的一个IP(Intellectual property)核，指令兼容MCS-51系列单片机，其平均运行速度是普通单片机的3倍。是经过业界验证的成熟的8位IP核。

发明内容

本发明针对现有片上可编程系统(SOPC)存在的问题，提供一种系统运行速度快、系统抗干扰性和稳定性强的基于DW8051核的现场可编程门阵列片上可编程系统。

本发明的基于DW8051核的现场可编程门阵列片上可编程系统以DW8051核为核心，包括存储器、外部接口和为整个系统提供时钟和复位信号的时钟复位电路；存储器包括ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间；外部接口电路包括SFR(特殊功能寄存器)译码模块、IIC总线接口、外设小系统三个小模块；时钟复位电路包括时钟信号产生和复位信号产生两个模块。

所有外部接口挂接在DW8051的SFR总线上，通过该总线将外部数据映射到内部RAM的SFR寄存器中，通过DW8051的SFR总线的地址线将SFR寄存器的地址送出，通过SFR译码模块，产生选通端，选择相应的外设接口；当信号通过端口输出时，将选通端连接到IIC总线接口和外设小系统模块，并根据寄存器的映射关系，将SFR的输出数据通过总线连到相应的端口，保证外部端口对相应的SFR寄存器进行操作。当外部信号输入时，通过SFR_DATA_IN信号将数据送入SFR译码模块，由译码模块选择正确的数据，送到SFR数据输入总线上。

本发明的片上可编程系统由于内部集成了成熟的DW8051核，平均运行速度是普通单片机的3倍，提高了系统的运行速度；由于在FPGA内部实现控制逻辑，增强了系统的抗干扰性，稳定性。本发明可以根据实际系统需要修改相应逻辑算法，具有很强的灵活性和可配置性。

附图说明

图1是本发明的系统框图。

图2是DW8051宏单元输入输出信号图。

图3是RTL代码设计顶层框图。

图4是时钟信号发生器设计原理图。

图5是复位信号发生器设计原理图。

图6是SFR译码模块设计框图。

图7是IIC模块设计框图。

图8是DW8051模块设计框图。

具体实施方式

如图1所示，本发明的整个系统是以Synopsys公司提供的DW8051核为核心，包括了存储器设计、外部信号接口设计和为整个系统提供时钟和复位信号的设计等三部分。

图2是DW8051宏单元输入输出信号图。它包含了四个独立的寻址路径，即SFR总线、mem总线(外部RAM总线)、iram总线(内部RAM总线)和irom总线(程序存储器总线)；两个串行通信口UART0和UART1；可编程配置的7个或13个外部中断源；三个定时器/计数器；还有一些指示系统内部执行状态的引出端口。