[发明专利]一种高速多协议数据传输系统和方法

说明书

技术领域

本发明涉及嵌入式系统技术领域，尤其涉及嵌入式系统中一种CPU与逻辑模块进行数据传输的系统和方法。

背景技术

随着电信级设备向着高集成化、微型化方向发展，在设备中的一块单板上集成的功能也越来越多，同时又要兼顾CPU的性价比，因此如何更有效地提高CPU的使用率，减少CPU负荷，是必须面对的一个课题。在目前的电信设备中，I/O(输入/输出)操作是CPU最主要的工作之一，加之I/O操作速率低，因而I/O应用部分一般是占用CPU资源较多的应用之一，通常也是主要的优化对象。

目前，越来越多的应用是通过逻辑模块来实现I/O数据的协议处理，一般的应用方式是将逻辑模块挂接在本地总线(Local Bus)下，这样的话，在数据传输过程必须要CPU参与才能实现，并且最重要的缺陷在于逻辑模块无法访问CPU地址空间，使得在使用时存在很大的缺陷，增加了CPU的负担。

发明内容

本发明所要解决的技术问题在于，提供一种高速多协议数据传输系统和方法，解决现有技术中占用CPU过多以及逻辑模块无法访问CPU地址空间的问题。

鉴于现有技术中的问题，本发明提出了把逻辑模块做成一个标准的PCI(周边器件互联，Peripheral Component Interconnect)设备，提供各种和CPU进行通信的接口，收发都由逻辑模块控制完成，CPU只需定时去接收或存放数据在指定内存即可的系统和方法，数据传输过程不需要CPU参与，可减少CPU的负荷。

本发明提供一种高速多协议数据传输系统，包括CPU和逻辑模块两个部分，所述CPU通过PCI总线与所述逻辑模块相连，所述逻辑模块，包括PCI设备标准接口单元、数据接收接口单元、数据发送接口单元、控制单元、协议处理单元，其中：

所述CPU在需要发送数据时，在缓存描述符中设置控制字，通过PCI总线经PCI设备标准接口通知所述逻辑模块的控制单元开始发送，所述控制单元通知所述数据发送接口单元从所述CPU在缓存描述符中指定的地址获取待发送的数据并发送出去，待发送完成后所述控制单元向CPU发送一个发送中断；

所述逻辑模块在接收到数据时，所述协议处理单元对所述数据接收接口单元所接收的数据进行协议处理，并将协议处理后的数据传输到当前缓存描述符所指向的缓存处，然后向CPU发送一个接收中断。

进一步地，本发明的技术方案中，所述缓存描述符，是由CPU与逻辑模块预先约定的，包括控制状态域、数据长度域、数据地址域和保留域，其中：

控制状态域，用于标示此缓存描述符的状态和命令；

数据地址域，用于标示要发送/接收数据包的地址；

数据长度域，用于标示数据包的长度。

进一步地，本发明的技术方案中，所述CPU在收到所述接收中断后，则判断当前缓存描述符的控制状态域是否有帧，如果有，则开始接收数据，并更新缓存描述符的地址域指向的缓存，设置控制状态域为无数据状态，当前缓存描述符的编号加1；所述CPU重复上述步骤直至接收完全部数据为止。

本发明还提供一种高速多协议数据传输方法，用于实现CPU通过PCI总线与所述逻辑模块进行数据传输，包括如下步骤：

所述CPU与所述逻辑模块预先约定缓存描述符，并在CPU初始化时建立所述缓存描述符链表；

在所述CPU需要发送数据时，在所述缓存描述符中设置控制字，并通过PCI总线通知所述逻辑模块开始发送，所述逻辑模块从所述CPU在缓存描述符中指定的地址获取待发送的数据并发送出去，待发送完成后向CPU发送一个发送中断；

在所述逻辑模块接收到数据时，所述逻辑模块对所接收的数据进行协议处理，并将协议处理后的数据传输到当前缓存描述符所指向的缓存处，然后向CPU发送一个接收中断。

进一步地，本发明的方法技术方案中，所述缓存指示符包括控制状态域、数据长度域、数据地址域和保留域，其中：

控制状态域，用于标示此缓存描述符的状态和命令；

数据地址域，用于标示要发送/接收数据包的地址；

数据长度域，用于标示数据包的长度。

进一步地，本发明的方法技术方案中，所述CPU根据所述缓存描述符进行初始化时，建立缓存指示符链表并将第一个缓存指示符的地址配置给所述逻辑模块的首个发送控制寄存器。

进一步地，本发明的方法技术方案中，所述链表中缓存描述符的个数是根据实际数据传输的流量来评估确定。

进一步地，本发明的方法技术方案中，所述方法进一步包括：