[发明专利]非整数除频器以及可产生非整数时脉信号的锁相回路

说明书

技术领域

本发明是有关于一种锁相回路的技术，且特别是有关于一种非整数除频器以及可产生非整数时脉信号的锁相回路。

背景技术

锁相回路(Phase Lock Loop，PLL)的作用是使用频率变动量极低的振荡源作为基准参考，通过闭回路控制系统的回馈作用，驱动可变频率的元件的动作，使其能快速且持续稳定地和振荡源达到同相位的状态。

图1示为已知锁相回路的系统架构图。请参考图1，此锁相回路由五个子电路系统所组成，分别为：相位频率侦测器PFD、电荷帮浦CP、回路滤波器LF、压控振荡器VCO及除频器FD。相位频率侦测器PFD用以侦测参考信号REF以及除频后的回馈信号DS的差异，且将上述两者REF与DS的比较结果化为两数字信号，分别是上拉信号DH以及下拉信号DL输出。电荷帮浦CP目的为将此二数字信号转换为一控制电压CV输出。回路滤波器LF则可将此控制电压的高频部分过滤。压控振荡器VCO即根据此控制电压的大小，振荡出一振荡时脉信号VO。除频器FD作用为调降此振荡时脉信号VO的频率，产生回馈信号DS并回馈至相位频率侦测器PFD。

已知的锁相回路所输出的振荡时脉信号VO基本上会与参考信号REF呈现同相位，但是频率相差一预定倍数，此预定倍数是由除频器FD的除频倍数来决定。由于某些应用需要使参考信号REF与振荡时脉信号VO的频率具有非整数倍的关系。因此有人提出了用以产生非整数倍频时脉信号的锁相回路。图2所示为已知的用以产生非整数倍频时脉的锁相回路的电路方框图。请参考图2，此电路基本上构成与上述图1相同，其不同处在于此锁相回路的除频器FD是可以产生除频N或N+1的回馈信号DS，并且此除频器FD是分别受计数电路CU1、CU2来控制，且计数电路CU1与CU2分别具有门槛值A与门槛值B，并依据回馈信号DS的周期以当作其计数的基准运行时脉。

为了简单说明此除频器FD的运行，先做以下假设：假如除频器FD可以操作在除4模式或除5模式(即上述N＝4，而N+1＝5)；且上述A与B两个门槛值分别为3及5。故当除频器FD启动时，计数电路CU1、CU2会分别从3及5而开始向下计数，且此时计数电路CU1会输出模式信号Mode为1的状态，以使除频器FD运行在除N+1模式，并当计数电路CU1向下计数到0时，计数电路CU1便会使其所输出的模式信号Mode的状态由1转为0，以使除频器FD运行在除N的模式，并且停止计数。

紧接着，当计数电路CU2继续向下计数到0时，计数电路CU2会使计数电路CU1所输出的模式信号Mode的状态由0转为1，以使除频器FD运行在除N+1的模式，且此时计数电路CU1、CU2会再同时重新开始向下计数，以周而复始地改变除频器FD所接收的模式信号Mode的状态，故而使得除频器FD将会有3/5的时间是运行在除N+1模式，且有2/5的时间是运行在除N模式。因此，图2所揭露的除频器FD所输出的回馈信号DS的频率会相当于振荡时脉信号VO的频率除以4+(3/5)的数值。

依据上述可知，已知用以产生非整数倍频时脉的锁相回路虽然可以产生与参考信号REF的频率相差N+A/B倍的振荡时脉信号VO。然而，此种锁相回路所输出的振荡时脉信号VO的频率的倍数已经被限制在N与N+1之间。也就是说，在此类架构下的锁相回路的除频模式仅为除N或N+1双除频模式，而无法在同一架构下任意变换成多除频模式。

发明内容

本发明的目的就是在提供一种非整数除频器，可用以将一个时脉信号除以一非整数而得到非整数频率的时脉信号。

本发明的另一目的是提供一种锁相回路，可用以产生非整数倍的时脉信号。

基于上述目的，本发明提出一种非整数除频器，此除频器包括除频电路、延迟电路以及选择电路。除频电路用以将所接收的时脉信号除以一个整数预设值后，以得到一个除频脉冲。延迟电路用以接收上述除频脉冲以及上述时脉信号，并将除频脉冲分别延迟时脉信号的周期的第一与第二预设倍数后以分别产生第一与第二延迟脉冲。选择电路接收第一延迟脉冲以及第二延迟脉冲后，根据一个除频倍数而将第一延迟脉冲以及第二延迟脉冲择一输出以作为非整数除频器的输出脉冲。其中，上述除频倍数介于第一预设倍数与第二预设倍数之间，且每当输出脉冲使能时，启动除频电路以输出除频脉冲。