[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件，更详细为关于三次元半导体的环绕栅极晶体管(surrounding gate transistor，SGT)的半导体器件及其制造方法。

背景技术

通过平面型(planar type)晶体管而成为微细化的平面型晶体管作为低功率消耗(power consumption)、廉价、且具有高的信息处理能力的微处理器(microprocessor)、ASIC(Application Specific Integrated Circuit：特殊应用集成电路)、微电脑(Microcomputer)、或廉价大容量的存储器(memory)而广泛使用于计算机、通信、计测机器、自动控制器件或生活机器等领域。但是，在半导体衬底上形成平面的平面型晶体管平面地形成。即，在平面型晶体管中源极(source)、栅极(gate)及漏极(drain)水平地构成于硅衬底表面。相对于此，在SGT中源极、栅极及漏极配置于与硅衬底垂直的方向，形成有栅极围绕凸状半导体层的构造(例如非专利文献1、图20)。因此，SGT与平面型晶体管相比大幅地缩小独占面积。然而，在这种SGT中随着ULSI(Ultra Large ScaleIntegration；极大型集成电路)的微细化，栅极长度(gate length)变短，沟道电阻(channel resistance)变低，相对于此，寄生电阻(parastic resistance)的扩散层电阻及接触电阻(contact resistance)随着硅柱的微细化而增大，导通(on)电流减少。因此，在微细化的SGT组件(SGT device)中需进一步降低寄生电阻。

为了实现该组件的高速化，减少源极及漏极的寄生电阻的接触电阻的方法已知有例如专利文献1等。

显示揭示于专利文献1的以接触电阻的低电阻化为目的的SGT构造的图。SGT的情形，因通过硅柱的定比(scaling)使硅柱与连接于该硅柱的上部的接触窗(contact)的接触面积变小，故接触电阻增大。结果，SGT的导通电流下降。针对此问题的手法揭示有为了降低接触电阻而加大硅柱与接触窗的接触面积的构造。即，不仅硅柱的顶面，通过使接触窗也接触侧面的一部分而加大硅柱与接触窗的接触面积，减小接触电阻(图21)。

非专利文献1：H.Takato el.al.，IEEE transaction on electron device，vol.38，No.3，March 1991，第573至578页

专利文献1：日本特开2007-123415号公报

发明内容

(发明所欲解决的问题)

所述专利文献1等以减小接触电阻为目的的SGT的构造，提出使硅柱与接触窗的接触面积比硅柱的顶面的面积还大以减小接触电阻的构造，惟实际上构成ULSI的SGT为了实现其高速化，接触电阻比SGT的基准电阻小较优选。

本发明乃是鉴于所述课题所进行的创作，其目的为提供为了解决SGT的动作速度降低的问题，而减小寄生电阻的接触电阻的半导体器件。

(解决问题的手段)

本发明的第一实施例的半导体器件，其特征在于，具备：第一硅柱，形成于半导体衬底上；第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部分；栅极，围绕所述第一绝缘体；第三硅柱，形成于所述第二硅柱上；第一金属硅化物(silicide)，围绕所述第一硅柱表面的一部分；以及第二金属硅化物，围绕所述第三硅柱表面的一部分；其中，通过所述第一金属硅化物与所述第一硅柱形成的接触电阻及通过所述第二金属硅化物与所述第三硅柱形成的接触电阻分别比所述半导体器件的基准电阻小。

本发明的第二实施例的半导体器件，其特征在于，具备：第二硅柱，形成于半导体衬底上；第一绝缘体，围绕所述第二硅柱表面的一部分；栅极，围绕所述第一绝缘体；第三硅柱，形成于所述第二硅柱上；以及第二金属硅化物，围绕所述第三硅柱表面的一部分；其中，通过所述第二金属硅化物与所述第三硅柱形成的接触电阻比所述半导体器件的基准电阻小。

本发明的第三实施例的半导体器件，其特征在于，具备：第一硅柱，形成于半导体衬底上；第二硅柱，形成于所述第一硅柱上；第一绝缘体，围绕所述第二硅柱表面的一部分；栅极，围绕所述第一绝缘体；以及第一金属硅化物，围绕所述第一硅柱表面的一部分；其中，通过所述第一金属硅化物与所述第一硅柱形成的接触电阻比所述半导体器件的基准电阻小。

依照所述构成的半导体器件，因可降低半导体元件的寄生电阻，故可提供高速且低功率消耗的ULSI的半导体器件。

附图说明