[发明专利]高速缓冲存储器控制装置及流水线控制方法

说明书

技术领域

本发明涉及计算机系统的高速缓冲存储器控制方式，进一步涉及在 应用了流水线处理方式的高速缓冲存储器的控制装置中有效避免流水线 拥塞的高速缓冲存储器控制装置以及流水线控制方法。

背景技术

一直以来，高速缓冲存储器应用于计算机系统中。其使用目的在于， 例如预测到由中央处理装置(CPU)所使用的数据很快被再次使用的情 况，将该数据保存在高速缓冲存储器中，使得能够高速地访问该数据， 由此，克服主存储装置的访问速度的限制。

但是，存在下述问题点，即：近年来，计算机系统成为多核系统(Multi Core System)，而且流水线处理方式用作高速缓冲存储器的访问方式，流 水线的拥塞加重，需要对该拥塞进行缓解的对策。

图1是多核系统中的流水线控制方式的以往示例的说明图。在该图 中，MI(Move In，移入)-PORT(端口)是存储例如作为从多核系统的 各个核心发送的新请求的命令的端口。针对存储在该端口的命令，在PR (Priority，优先级)1的阶段(Stage)中，判定从各个核心输出的命令 之间的优先级。接着，在PR 2的阶段中，在其它的端口即MO(Move Out， 移出)-PORT、SC-PORT之间判定命令的优先级，从优先级高的命令开 始，将命令投入到用于对高速缓冲存储器的进行访问处理的流水线的阶 段，即依次投入到XP 0至XP 6，经过该流水线的命令作为对系统控制器 的请求SC-REQ，输出到CPU的外部接口部，其中，该MO-PORT存储 从核心到高速缓冲侧的响应和来自核心的移出数据，该SC-PORT存储从 系统控制器(SC)提供的次序。

在该以往示例中，在执行该命令时，需要访问高速缓冲存储器的命 令当然不必多说，不需要访问高速缓冲存储器的命令例如用于对ASI(地 址空间识别)寄存器进行数据的写或读的命令也经过图1的从XP 0至 XP 6的流水线而提供给外部接口部，因此，存在下述问题，即：当在多 核系统中核心的数量增加、要处理的命令的数量增加时，流水线的拥塞 更加严重。

在作为与这种高速缓冲存储器的控制有关的以往技术的专利文献1 中，公开了下述技术，即：当总线上的地址进入规定的地址范围内时，将 总线切换到旁通(By Pass)路径侧，由此，可高速地对指定为不转移到高 速缓冲存储器的非高速缓冲区域的、主存储器上的区域的一部分进行访问， 其中，该旁通路径将从MPU输出的地址以及数据直接供给到主存储器侧。

接着，在专利文献2中，公开了下述技术，即：检查对来自处理器 的高速缓冲中不存在的存储器地址进行访问的频度的值，当该值超过阈 值时对高速缓冲执行访问，当没有超过阈值时，对高速缓冲进行旁通， 由此改善高速缓冲存储器的使用效率。

专利文献1：日本特开平2-32436号公报“缓冲存储装置”

专利文献2：日本专利第2735781号公报“高速缓冲存储器控制系统 及方法”

但是，即使使用这样的以往技术，也不能解决下述问题，即：在核 心的数量增多的多核系统中，如果在执行其命令时包含不访问高速缓冲 存储器的命令在内的全部命令经过用于高速缓冲存储器访问的流水线， 则流水线的拥塞更加严重。

发明内容

本发明的目的在于，使从例如构成多核系统的多个核心分别发送的 命令中的、在其执行时不访问高速缓冲存储器的非高速缓冲类型的命令 不经过用于高速缓冲存储器控制的流水线，而是在外部旁通，由此，缓 解流水线的拥塞，实现系统性能的提高。

本发明的高速缓冲存储器控制装置是对访问高速缓冲存储器的命令 的流水线处理进行控制的装置，至少具有高速缓冲访问判定单元和路径 切换单元。

高速缓冲访问判定单元判定从外部例如从构成多核系统的多个核心 分别提供的命令是在其执行时不对高速缓冲存储器进行访问的命令，还 是进行访问的命令，路径切换单元将判定为对高速缓冲存储器进行访问 的命令投入到所述流水线处理，将判定为不对高速缓冲存储器进行访问 的命令直接输出到外部，而不将其投入到所述流水线处理。