[发明专利]信息处理装置

说明书

技术领域

本发明涉及运算处理装置，尤其涉及使用无序处理进行指令控制、 并且进行基于称为SMT（Simultaneous Multi Thread，同步多线程）的多 线程处理方式的指令控制的运算处理装置。

背景技术

IT技术高速发展，人们意识到服务器等的通用计算机已作为社会基 础设施的一部分，对计算机的性能提高和节能运用的市场要求越来越大。 对于计算机内的CPU（中央运算处理装置）而言，该要求也是同样的。

一直以来，将指令处理从有序方式改进为无序方式，或进行由半导 体技术的进步带来的指令处理电路的改进和动作速度的高频化，由此实 现了CPU的性能提高。但是，由于伴随着半导体技术的精细化的进步， 针对动作功耗的必要条件愈发严格、性能提高相对于增加的晶体管数量 的比的停滞等，使用传统延伸的方法很难解决问题。

其中，采取了设置CPU内的多个核心数，或可在1个核心内处理多 个指令线程等方法。作为在核心内处理多个指令线程的方法，存在VMT （Vertical Multi Thread，垂直多线程）、SMT（Simultaneous Multi Thread， 同步多线程）的方式。

VMT具有通过追加比较少的晶体管数即可处理多个指令线程的优 点，但是，不能同时处理多个线程，因此当发生线程切换时，会发生不 利情况。

SMT虽然不会像VMT那样发生线程切换，但是晶体管数量的增加 较大，并且有时线程之间的影响明显，即：当具有为了减少晶体管数量 而在线程之间共享的电路时，一个线程的处理的延迟会影响其它线程的 处理。尤其是，对于SMT而言，晶体管数量的增大是不可避免的，如何 高效地使用增大的晶体管数量将成为课题。

在专利文献1中记载有与多线程处理器中的状态机有关的技术。在 专利文献2中，记载有对应于多线程的存储器。在专利文献3以及4中， 公开了在多线程计算机中不能对存在缺陷的线程进行访问的技术。

专利文献1：日本特表2003-516570号公报

专利文献2：日本特开平10-97461号公报

专利文献3：日本特开2002-108630号公报

专利文献4：日本特开2002-123402号公报

发明内容

本发明的课题是提供在运算处理装置中尤其是SMT方式的运算处 理装置中，能够有效地使用硬件资源的指令控制装置。

本发明的运算处理装置能够执行单一线程或多个线程，其特征在于， 该运算处理装置具有：指令解码部，其对所述单一线程或多个线程中包 含的指令进行解码；指令执行部，其执行所述指令解码部所解码的指令 所属的所述单一线程或多个线程；分支保留站单元，其具有多个将所述 指令解码部所解码的指令中的分支指令分别保持的分支指令条目；延迟 指令堆栈单元，其具有多个将所述指令解码部所解码的指令中的分支延 迟指令分别与所述分支指令条目对应地进行保持的分支延迟指令条目； 线程个数检测单元，其检测所述指令执行部正在执行的线程的个数即执 行线程数；以及分支指令控制部，其根据检测出的所述执行线程数，将 所述分支保留站单元具有的多个分支指令条目和所述延迟指令堆栈单元 具有的多个分支延迟指令条目，以与所述指令执行部正在执行的各线程 对应的方式进行分组，按照与各线程对应地进行了分组的每个分支指令 条目组和每个分支延迟指令条目组无序地进行各个分支指令条目所保持 的分支指令与各分支延迟指令条目所保持的分支延迟指令的处理，并且， 进行与所选择的条目对应的分支指令条目组中包含的分支指令条目的释 放或者与所选择的条目对应的分支延迟指令条目组中包含的分支延迟指 令条目的释放，使得在与各个线程对应的所述分支指令条目组内和所述 分支延迟指令条目组内的分支指令条目或者分支延迟指令条目的释放是 有序的。

附图说明

图1是本发明的实施方式的指令控制装置的整体的框图。

图2是对一般的分支保留站的动作进行说明的图。

图3是对基于本发明的实施方式的分支保留站的动作进行说明的图 （其1）。

图4是对基于本发明的实施方式的分支保留站的动作进行说明的图 （其2）。

图5是对基于本发明的实施方式的分支保留站的动作进行说明的图 （其3）。

图6是对基于本发明的实施方式的分支保留站的动作进行说明的图 （其4）。