[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，特别涉及具有向沟道区域导入了变形的MIS晶体管的半导体器件及其制造方法。 

背景技术

迄今为止，通过促进微细化来实现MOS晶体管的高集成化，由此实现MOS晶体管的高速化、低消耗功率化。但是，遵循比例定律(scaling law)的MOS晶体管的微细化逐渐接近极限。因此，积极研究利用不依赖于微细化的方法来实现MOS晶体管的高性能化的技术。 

例如，对于如下技术的研究非常活跃，即，通过向MOS晶体管的沟道区域导入变形来改变沟道材料的物性，以此提高载体移动性。 

作为向沟道区域导入变形的技术的一例，已知如下技术：利用形成接触孔时的蚀刻阻止膜，向沟道区域施加应力(stress)，从而向沟道区域导入变形。作为上述蚀刻阻止膜，在NMOS晶体管上形成具有拉伸应力(tensilestress)的拉伸应力膜。在PMOS晶体管上形成具有压缩应力(compressivestress)的压缩应力膜。 

图24是表示利用拉伸应力膜以及压缩应力膜向沟道区域导入了变形的、具有CMOS结构的现有的半导体器件的结构的概略剖面图。 

如图所示，在硅衬底100的主面上形成有用于划分元件区域的元件分离膜102。假设附图左侧的元件区域是NMOS晶体管形成区域，附图右侧的元件区域是PMOS晶体管形成区域。 

在NMOS晶体管形成区域的硅衬底100上，隔着栅极绝缘膜104形成有栅电极106n。在栅电极106的侧壁部分形成有侧壁绝缘膜108。 

在栅电极106n两侧的硅衬底100中形成有延伸源极及漏极结构的N型源极/漏极区域110n。 

在栅电极106n上以及N型源极/漏极区域110n上形成有金属硅化物膜112。 

这样，在NMOS晶体管形成区域的硅衬底100上形成有具有栅电极106n和N型源极/漏极区域110n的NMOS晶体管114n。 

在NMOS晶体管114n上，以覆盖NMOS晶体管114n的方式形成有具有拉伸应力的拉伸应力膜116。形成具有拉伸应力的硅氮化膜作为拉伸应力膜116。在NMOS晶体管114n的沟道区域，利用拉伸应力膜116所施加的应力来导入变形。 

在PMOS晶体管形成区域的硅衬底100上，隔着栅极绝缘膜104形成有栅电极106p。在栅电极106p的侧壁部分形成有侧壁绝缘膜108。 

在栅电极106p两侧的硅衬底100中形成有延伸源极及漏极结构的P型源极/漏极区域110p。 

在栅电极106p上以及P型源极/漏极区域110p上形成有金属硅化物膜112。 

这样，在PMOS晶体管形成区域的硅衬底100上形成有具有栅电极106p和P型源极/漏极区域110p的PMOS晶体管114p。 

在PMOS晶体管114p上，以覆盖PMOS晶体管114p的方式形成有具有压缩应力的压缩应力膜118。形成具有压缩应力的硅氮化膜作为压缩应力膜118。在PMOS晶体管114p的沟道区域，利用压缩应力膜118所施加的应力来导入变形。 

这样，在利用拉伸应力膜116向沟道区域导入了变形的NMOS晶体管114n和利用压缩应力膜118向沟道区域导入了变形的PMOS晶体管114p组合而成的CMOS结构中，对NMOS晶体管114n和PMOS晶体管114p的各自的剖面结构进行最佳化，由此能够以低成本增大导入至沟道区域的变形，从而能够提高载体移动性。由此，能够使MOS晶体管的驱动电流增大。 

非专利文献1：S.E.Thompson et al.，“A 90-nm Logic Technology FeaturingStrained-Silicon，”IEEE Trans.Elec.Dev.，Vol.51，No.11，pp.1790-1797，November2004 

非专利文献2：C.-H.Ge et al.，“Process-Strained-Si(PSS)CMOS TechnologyFeaturing 3D Strain Engineering，”IEDM Tech.Dig.，2003，pp.73-76 

非专利文献3：C.S.Smith，“Piezoresistance Effect in Germanium andSilicon，”Phys.Rev.，vol.94，No.1，pp.42-49，1954. 

发明内容

发明要解决的课题