[发明专利]模拟信号处理装置

说明书

技术领域

本发明涉及模拟信号处理装置，特别涉及具有多个信号处理部的模拟信号处理装置中的校正技术。 

背景技术

在高速模拟/数字转换中，一般大多使用并行型A/D转换器(以下，也称作“ADC”。)。在n位的并行型ADC的情况下，并联配置(2ⁿ-1)个电压比较器并对各电压比较器施加比较基准电压。各电压比较器对所施加的比较基准电压和模拟输入信号进行比较，将其比较结果发送到编码器，通过编码器最终转换为数字值。 

电压比较器一般分为放大输入的前置放大器部、和最终判定为“1”或“0”的值的锁存器部。通过前置放大器部将比较基准电压和模拟输入信号放大到后级的锁存器部能够判定的电平为止，由此得到精度。 

但是，在并行型的ADC中，具有以下的问题：当要提高分辨率时，电压比较器的数量按照指数函数增加，电路规模的增大、功耗的增加、模拟信号输入端子的输入电容的增大变得显著。 

此外，另一方面，考虑实现模拟电路时，针对半导体的制造工艺中的元件制造偏差和取决于工作时的周围温度的元件特性变动的对策成为大的课题。 

尤其是，CMOS工艺的进化(微小化)在数字电路中带来了一般被称为“缩放效应”的基于微小化的高集成化、高速化以及基于低电源电压化的低功耗化。另一方面，在模拟电路中，伴随低电源电压化的模拟信号动态范围的缩小、伴随微小化的元件特性偏差的增大、以及与大规模数字电路的混装引起的温度变动等问题显著。 

模拟信号动态范围的缩小直接对信号的精度产生影响，为了实现内 部元件的高精度化，带来了元件尺寸的增大。此外，这引起了寄生电容的增加，作为结果阻碍高速化。 

此外，即使动态范围缩小，通过被称为kT/C噪声的热量产生的噪声电平也不改变，为了降低该影响需要增大C(电容值)。但是，这使负荷增大，成为阻碍高速化的主要原因。 

以往，也有为了避免动态范围的缩小而使用高电压元件的情况，但这不产生“缩放效应”且在性能和成本方面是不利的。此外，以改善元件的特性偏差为目的，一般的方法是使用大的元件(例如，如果是晶体管则增大沟道长度)，但是这意味着与用于实现内部元件的高精度化的元件尺寸增大相同的情况，在实现高速化方面是不利的。 

作为控制元件的特性偏差的一个方法有校准法，但是现有技术大多通过设定校准期间，来中断一定期间的正常工作来执行校准(参照非专利文献1～3。)。 

但是，该方法在校准期间中中断正常工作，从而限定了应用。与此相对，报告了在背景中进行校准的方法(参照非专利文献4。)。 

根据该方法，没有必要设定特别的校准期间，因此不限定应用，但是因为全部并联，所以具有元件数量变多的问题。尤其是，在从信号输入端子观察的情况下，输入部并联连接，因此负荷变大，从而对高速化不利。 

此外，对模拟信号进行插值的手段对于解决上述问题有效，提出了很多报告(参照非专利文献5、6。)。此外，还提出了组合模拟信号的插值和背景中的校准的技术(参照专利文献1。)。 

但是，在现有的校准中，具有如下所述的两个技术问题。为了正确进行插值需要校正偏差、共模以及增益，但是仅能校正偏差而不能校正增益。此外，使主序列比较器在校准中具有代理转换工作的冗余性的比较器，在位置上与主序列比较器分开，因此不能保持电源条件、模拟信号布线、时钟信号布线等的连续性。这在高速工作中成为问题，由于信号、电源的连续关系或顺序反转而不能进行正确的工作。 

如上所述，在现有的插值方法和校准方法中，不能进行插值点的正 确校正。由此，为了得到预定的精度，强制依照设定为能够确保相对精度的元件尺寸的、抑制插值点的误差的现有设计方法。该现有设计方法不能受到“缩放效应”的好影响而在性能方面成为累赘。此外，在专利文献1记载的方法中，配置上发生顺序的反转，因此在动态特性上存在问题。 

专利文献1：日本特开2002-33663号公报 

专利文献2：日本特开2003-218698号公报 

专利文献3：日本特开2003-283335号公报