[发明专利]静电放电保护器件以及用于保护半导体器件不受静电放电事件损害的方法

说明书

技术领域

本发明系有关半导体器件，且尤系有关静电放电保护器件以及用于保护半导体结构的输入端(input)不受静电放电事件损害的方法。

背景技术

随着半导体科技由130nm至90nm技术进步到65nm、45nm、32nm甚至更微小化后，输出/输入(I/O)焊盘(pad)及供应定位电路(supplyclamp)之静电放电(electrostatic discharge，ESD)保护变得更加有挑战性。对绝缘体上覆硅(silicon-on-insulator，SOI)技术而言特别是如此，其对于新的制程节点而言系较佳于基体技术(bulk technology)。ESD事件意指在提供大量电流给半导体结构之短期间所产生的电流(正或负)放电现象。

现今的ESD保护电路具有许多缺点，特别是与SOI技术一起使用时。一些ESD保护电路遭受到高的漏电流(leakage current)及高电容负载(capacitive loading)。其它的ESD保护电路(例如那些在SOI衬底上者)可展现较低的漏电流及电容负载，但需要薄的SOI膜，该薄的SOI膜由于高自热(high self-heating)而限制器件的ESD能力，遂减少了在ESD应力下之错误电流(failure current)。

因此，期望提供一种展现低泄漏及低电容负载之ESD保护器件。亦期望提供一种能减小器件尺寸的ESD保护器件。此外，期望提供一种利用改良之ESD保护器件来保护半导体结构免于ESD事件损害的方法。再者，从本发明之后续详述及所附申请专利范围结合随附图式及本发明之背景技术，本发明之其它期望特征及特性将变得明显。

发明内容

根据本发明之例示实施例，提供一种静电放电保护器件。该静电放电保护器件包括硅衬底、设置于该硅衬底内的P⁺型阳极区、以及设置于该硅衬底内而与该P⁺型阳极区串联之N阱(N-well)器件区。P阱(P-well)器件区设置于该硅衬底内而与该N阱器件区串联，且N⁺型阴极区设置于该硅衬底内。栅电极设置至少大致覆于该硅衬底之该N阱和P阱器件区上。

根据本发明之另一例示实施例，提供一种用于保护半导体结构的输入端不受静电放电事件损害的方法。该方法包括下列步骤：提供第一二极管及第二二极管串联耦合(series-coupled)至输入端；正向偏压(forward biasing)该第一二极管及该第二二极管；以及若静电放电事件产生时，短路(shorting out)该第一二极管或该第二二极管。

根据本发明之再一例示实施例，提供一种用于保护半导体结构不受静电放电事件损害的方法。该方法包括提供第一二极管及第二二极管串联耦合至输入端的步骤。该第一二极管与该第二二极管系与上覆的栅极电性相通。在该栅极处感测静电放电事件，并且将该第一二极管或该第二二极管的器件区反转(invert)。

附图说明

以上系结合下列附图描述本发明，其中相似的组件符号代表相似的组件，且其中：

图1系根据本发明之例示实施例之ESD保护器件之剖面图；

图2系与RC触发感测电路一起使用之图1之ESD保护器件之示意电路图；

图3系与高速输入/输出焊盘一起使用之图1之ESD保护器件之示意电路图；

图4系与局部定位电路一起使用之图1之ESD保护器件之示意电路图；

图5系与轨道式定位电路一起使用之习知ESD保护器件之示意电路图；

图6系根据本发明之另一例示实施例之ESD保护器件之剖面图；以及

图7系习知ESD保护器件之剖面图。

具体实施方式

本发明之下列详述在本质上系仅作例示用，且并非意欲限制本发明或本发明之应用或使用。再者，并非意欲通过本发明之前述先前技术或本发明之下列详述中所提出之任何理论而加以限制。

请参阅图1，根据本发明之例示实施例的静电放电(electrostaticdischarge，ESD)保护器件100系包括用于保护核心半导体电路(未图标)免于ESD事件损害之双井场效二极管(dual-well field effect diode，DW-FED)。ESD保护器件100包括硅衬底，其可为基体(bulk)硅晶圆(未图标)，或者，较佳地可为在绝缘层106上之薄硅层104(公知为绝缘体上覆硅或SOI)，其遂由载体晶圆(carrier wafer)108支撑。视所实作的电路功能而定，薄硅层104典型具有约20至100奈米(nm)之厚度，且较佳地具有小于约80nm的厚度。