[发明专利]用于利用埋置型硅碳进行NMOSFET性能增强的超镶嵌技术和凸起型STI结构

说明书

技术领域

本发明一般性地涉及场效应晶体管结构，并且更具体地涉及包括受应力的沟道以获得载流子迁移率增强的晶体管结构。 

背景技术

目前，已经公认的是，由对半导体器件的尺寸进行收缩，可以在集成电路中获得大的受益，如性能、功能性以及制造经济性。例如，CMOS器件中结构尺寸的降低趋向于降低沟道电阻和增加切换速度。然而，由于这样的器件被缩微到更小的比例，杂散效应往往降低了载流子迁移率，并对实现由电阻降低而得到全部潜在切换速度的受益造成了阻碍。 

由于已经公认的是压应力/应变增加空穴迁移率而拉应力/应变增加电子迁移率，所以可通过开发可以向FET的沟道结构施加持久性拉应力或者压应力以便增加载流子迁移率的结构来改善CMOS器件性能。已经开发了掩模技术、适当材料以及沉积技术，以允许将压应力施加在PFET上以及将拉应力施加到同一芯片的NFET上。 

例如，已经开发了可以直接置于源极区域和漏极区域中以便在沟道中产生压应力并增加PFET的空穴迁移率的埋置型SiGe结构。类似地，比硅具有更小晶格常数的硅碳也可以用于在NFET源极区域和漏极区域中构建埋置型硅碳(e-Si:C)，以便在沟道中产生拉应力而获得电子迁移率增强。 

然而，需要大于一个原子百分比的代位碳浓度以获得显著的器件性能改善，但是碳在硅中的平衡代位固溶度非常低。适于形成高代位碳浓度的低温条件导致了非常差的沉积选择性，这会折衷器件 制造产量。虽然已经开发了一些非选择性沉积技术来形成高代位碳浓度，但是只使用非选择性沉积难以将Si:C集成到器件中。 

发明内容

因此，本发明的一个目的是提供一种简单且高产量的技术，用于将Si:C作为埋置型结构集成到晶体管中，以便增强NFET中的电子迁移率。 

本发明的另一目的是提供一种技术，用于将非选择性沉积材料集成到集成电路的晶体管中，而不折衷制造产量。 

本发明的再一目的是提供一种用于提供晶体管结构的结构，该晶体管结构具有与以前可以得到的拉应力/应变水平相比拉应力/应变水平增加的沟道区域。 

为了实现本发明的这些和其他目的，提供了一种场效应晶体管和集成电路，其中场效应晶体管包括：栅极区域、沟道区沟道区域以及在沟道区沟道区域的端部与栅极区域相邻的源区源极区域/漏区漏极区域；凸起型隔离结构，与源区源极区域/漏区漏极区域相邻，并延伸到硅衬底中且并从硅衬底的表面突出；跨过所述源极区域/漏区漏极区域延伸的Si:C材料体，该Si:C材料体的一部分外延生长到所述硅衬底的沟槽中并从所述硅衬底的沟槽外延生长，且具有高于一个原子百分比的碳代位浓度。 

根据本发明的另一方面，提供了一种用于形成具有增强电子迁移率的晶体管的方法，所述方法包括以下步骤：形成从硅衬底延伸并延伸进入硅衬底的凸起型隔离结构；在沟道区域之上形成栅极结构；与沟道区域相邻形成源极区域/漏极区域；在所述隔离结构与所述栅极结构和所述沟道区域其中至少之一之间外延生长代位碳浓度高于一个原子百分比的Si:C；将Si:C平坦化到栅极结构；以及将Si:C刻蚀到凸起型隔离结构的表面或该表面以下。 

附图说明

参照附图通过在以下对本发明优选实施例的详细描述，可以更好地理解本发明的前述及其他目的、方面以及优点，其中： 

图1是根据本发明的场效应晶体管的制造中的初始阶段的剖面视图； 

图2、图3、图4和图5是根据本发明的晶体管的制造中的中间阶段的剖面视图； 

图6是根据本发明的基本完成的晶体管的剖面视图；以及 

图7是一集成电路的剖面视图，其示出了本发明与PFET器件中埋置型SiGe结构的形成的兼容性。 

具体实施方式

现在将参考附图，更具体地参考图1，其中以剖面形式示出了根据本发明通过在沟道区域中形成拉应力/应变而具有增强电子迁移率的晶体管形成中的初始阶段。应当理解，已知用于产生压应力/应变的某些埋置型结构是使用导电的硅/锗(SiGe)合金来增加PFET中的空穴迁移率的。虽然以下论述是针对具有埋置型Si:C的NFET的形成，但是通过用SiGe材料来简单替换如图7所示的Si:C，完全可以将所描述的工艺应用到对等物或者互补的PFET的形成中，并且可以在同一芯片和晶片上针对PFET和NFET两者共同地执行将在下面描述的若干步骤，从而增加包括本发明的集成电路的整体制造的简易性和经济性。