[发明专利]非易失性半导体存储器及其驱动方法

权利要求书

1.一种非易失性半导体存储器，从衬底侧依次形成源极区域、沟道区域以及漏极区域，并且存储单元在上述衬底上被配置成n行m列的阵列状，其中，上述存储单元具有通过栅极绝缘膜在上述沟道区域的外侧形成的电荷存储层以及通过绝缘层在该电荷存储层的外侧形成为覆盖该电荷存储层的控制栅极，上述非易失性半导体存储器构成为包括：

多个源极线，其布线在列方向上使得排列在上述阵列的列方向上的存储单元的源极区域相互连接；

多个平行的比特线，其在与上述源极线不同的层中布线在列方向上使得排列在上述列方向上的存储单元的漏极区域相互连接；

将布线在行方向上使得排列在与上述列方向实质上正交的行方向上的存储单元的控制栅极相互连接的线设为栅极线；

多个晶体管，其每隔上述阵列的p行形成一行，从衬底侧依次形成源极区域、沟道区域以及漏极区域，各自的源极区域与自己所属的列的上述源极线连接，其中，p＜n；

导线，其布线在行方向上使得排列在相同行上的上述晶体管的栅极相互连接；以及

共用源极线，其使排列在相同行上的上述晶体管的漏极区域相互连接。

2.根据权利要求1所述的非易失性半导体存储器，其特征在于，

各上述晶体管的源极区域、沟道区域以及漏极区域的各自与各上述存储单元的源极区域、沟道区域以及漏极区域的各自同时形成。

3.一种非易失性半导体存储器的写入方法，是权利要求1或2所述的非易失性半导体存储器的写入方法，

该写入方法对所选择的比特线和源极线施加0V或正的第一电压，对非选择的比特线和源极线施加正的第一电压，对所选择的栅极线施加正的第二电压，对非选择的栅极线施加0V，对上述导线施加0V，对共用源极线施加正的第一电压的一半的正的第三电压，从而利用FN隧道电流对所选择的存储单元的电荷存储层注入电荷。

4.一种非易失性半导体存储器的读出方法，是权利要求1或2所述的非易失性半导体存储器的读出方法，

该读出方法对所选择的栅极线施加正的第一电压，对非选择的栅极线施加0V，对源极线施加0V，对所选择的比特线施加正的第二电压，对非选择的比特线、共用源极线施加0V，对导线施加正的第三电压，从而从所选择的存储单元读出数据。

5.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，

该擦除方法对所有比特线和所有源极线施加正的第一电压，对所有栅极线施加0V，对所有共用源极线和导线施加正的第一电压，从而将所有存储单元的数据统一擦除。

6.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，

该擦除方法对所有比特线和源极线施加正的第一电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，对所有共用源极线和导线施加正的第一电压，从而将连接在所选择的栅极线上的存储单元的数据统一擦除。

7.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，

该擦除方法对所选择的比特线和源极线施加正的第一电压，对非选择的比特线和源极线施加正的第二电压，对所有栅极线施加0V，对所有导线施加正的第二电压，对所有共用源极线施加正的第一电压与正的第二电压之和的一半的正的第三电压，从而将连接在所选择的比特线上的存储单元的数据统一擦除。

8.一种非易失性半导体存储器的擦除方法，是权利要求1或2所述的非易失性半导体存储器的擦除方法，

该擦除方法对所选择的比特线和源极线施加正的第一电压，对非选择的比特线和源极线施加正的第二电压，对所选择的栅极线施加0V，对非选择的栅极线施加正的第二电压，对导线施加正的第二电压，对共用源极线施加正的第一电压与正的第二电压之和的一半的正的第三电压，从而擦除所选择的存储单元的数据。