[发明专利]使用Ⅲ-Ⅴ族化合物半导体及高介电常数栅极电介质的掩埋沟道金属氧化物半导体场效应晶体管

说明书

技术领域

本发明涉及半导体结构及其制造方法。更特别是，本发明涉及可以作为场效应晶体管(FET)的掩埋沟道的含有III-V族化合物半导体的异质结构。本发明还提供制造该含有III-V族化合物半导体的异质结构的方法。此外，本发明还提供形成包含本发明的异质结构作为掩埋沟道的FET的方法。

背景技术

由于它们的高电子空穴迁移率，化合物半导体作为用于先进的超大尺寸集成(ULSI)数字逻辑应用的沟道材料，正在重新受到重视。例如，InGaAs/InAlAs材料系统，由于它的大导带偏移及高载流子迁移率，是最有希望的用于该应用的材料系统之一。生长在InP衬底上的肖特基栅的InGaAs高电子迁移率晶体管(HEMTs)已经生产大于2S/mm的最大跨导g_m值(参见D.Xu et al.，IEEE Elec.Dev.Let.，20，206(1999))，并就功率延迟积(power-delay product)而言显示出优势(参见D.H.Kim et al.，IEDM Tech.Dig，787，(2005))。

尽管有这些有希望的结果，对于ULSI应用，InGaAs沟道场效应晶体管(FETs)最终将需要引入高介电常数(k)的电介质作为栅极电介质，从而满足电流泄漏要求。

对于InGaAs沟道金属氧化物半导体场效应晶体管(MOSFETs)的先前工作主要集中在表面沟道器件结构。例如，参见F.Ren，IEEE.Elec.Dev.Let.，19,309(1998)。然而，这样的器件需要形成非常高质量的半导体/电介质界面从而保持靠近表面层导带边缘的低界面态密度。

尽管在本领域中有上述进步，对于FET应用的InGaAs沟道的集成仍然在下列领域需要突破：(i)结合与高k栅极电介质兼容性的表面钝化，(ii)超过22nm的CMOS技术的可缩放性的量子阱设计；以及(iii)在源极/漏极区中的低电阻。至今为止，申请人不知道任何现有技术中的含有III-V族化合物半导体的结构可以满足上述需要。

由上述可知，需要提供一种含有III-V族化合物半导体的异质结构，其可以被用作包括MOSFETs在内的FETs的掩埋沟道。

还存在对于一种含有III-V族化合物半导体的异质结构的需求，该异质结构提供(i)结合与高k栅极电介质兼容性的表面钝化，(ii)超过22nm的CMOS技术的可缩放性的量子阱设计；以及(iii)在源极/漏极区中的低电阻。

发明内容

本发明提供一种含有III-V族化合物半导体的异质结构(如量子阱结构)，其可以被用作用于FET的掩埋沟道。本发明的含有III-V族化合物半导体的异质结构致力于上述表面钝化问题。此外，本发明的含有III-V族化合物半导体的异质结构可被缩放到(scaled)超过22nm CMOS技术。而且，本发明的含有III-V族化合物半导体的异质结构，当其出现于在源极/漏极区中包含选择性外延层的MOSFET中时，可以辅助降低FET的源极/漏极区中的电阻。

在本发明中，术语“III-V族化合物半导体”表示半导体材料，其包括至少一个元素周期表的第III族中的元素以及至少一个元素周期表的第V族中的元素。典型地，III-V族化合物半导体为包含III/V元素的二元、三元或者四元合金。被用于本发明III-V族化合物半导体的例子包括，但不限于，InGaAs、InAlAs、InAlAsSb、InAlAsP以及InGaAsP。

本发明的含有III-V族化合物半导体的异质结构包括：从底部到顶部，III-V族化合物半导体缓冲层、III-V族化合物半导体沟道层以及III-V族化合物半导体阻挡层。在本发明中，阻挡层和缓冲层包括III-V族半导体材料，且每一个具有比III-V族化合物半导体沟道层的带隙更宽的带隙。也就是说，阻挡层和缓冲层的每一个由具有比在沟道层中的III-V族化合物半导体的带隙更大的带隙的III-V化合物半导体构成。术语“带隙”指的是在价带(即E_V)的顶部和导带(即E_C)的底部之间的能量差。典型地，与沟道层相比缓冲层也具有宽带隙。

由于宽带隙材料被用于阻挡层和缓冲层而窄带隙材料被用于沟道层，在一定的栅偏压范围下，载流子被限制沟道层。典型地，当施加典型的栅偏压条件时，载流子被限制在沟道层内。