[发明专利]用于制造包含每单位面积有高电容的电容器的半导体组件的方法

说明书

技术领域

本发明大体上系关于用于制造半导体组件之方法，且更详言之， 系关于用于制造具有高介电常数电介质之电容器之半导体组件。

背景技术

大多数目前的集成电路(IC)系利用复数个互连(interconnected)场效 晶体管(FET)来实作，该等场效晶体管亦称为金属氧化物半导体场效晶 体管(MOSFET或MOS晶体管)。IC通常利用P-信道及N-信道FET两 者而形成，于是将该IC称为互补MOS或CMOS电路。FET IC之效能 的某些改善可通过于半导体材料薄层中形成FET而实现(该半导体材料 薄层覆于绝缘体层上)。此种绝缘体上半导体(Semiconductor on insulator；SOI)FET其中之一的好处为展现较低的接面电容，因此可于 较高速下操作。

形成于SOI层中与上的MOS晶体管系互连以实作所希望的电路功 能。一些电压总线亦连接至适当的装置，以依电路功能的要求而给予 这些装置动力。该等电压总线可包含，例如，V_dd总线、V_cc总线、V_ss总线等等，而且可包含与外部电源耦合之总线以及与内部产生或内部 改变之电源耦合之总线。如于此所使用者，该等术语将用于外部以及 内部总线。由于在电路的操作期间电路中各种节点被充电或放电，各 种总线必须供应(source)或汲取(sink)电流至这些节点。尤其是当集成电 路的开关速度(switching speed)增加时，因为总线的固有电感，经由总 线供应或汲取电流的需求可能会造成总线上显著的电压尖波(voltage spike)。为了避免可能由电压尖波所造成的逻辑错误，将去耦合 (decoupling)电容器置于总线之间早已司空见惯。例如，此等去耦合电 容器可连接于V_dd与V_ss总线之间。这些去耦合电容器通常沿着总线的 长度分布。电容器通常形成为MOS电容器，使电容器的一个板系由用 以形成MOS晶体管的栅极电极的相同材料所形成，电容器的另一个板 系以SOI层中的杂质掺杂区域所形成，而分隔电容器的这两个板之电 介质系由栅极电介质所形成。

此种以习知方式形成的去耦合电容器的一个问题为电容器的尺 寸。因此，为了可于特定尺寸的半导体芯片上制造不断增加数目的组 件，有持续努力以减少集成电路组件的尺寸。习知制造之去耦电容器 的尺寸为该持续努力的障碍。为了增加习知制造之去耦合电容器之每 单位面积的电容(其会使电容器尺寸减小)，电容器电介质的厚度必须减 小。电容器电介质的厚度减小导致电容器漏电流(leakage current)增加以 及可靠性降低的问题。此外，需要将相同的电介质材料用于MOS晶体 管之栅极电介质与电容器电介质两者为不利地，因为此种需求限制了 制造过程的弹性。

因此，希望提供一种用于制造包含每单位面积有高电容之电容器 之集成电路之方法，而无须依靠非常薄的电介质层。此外，希望提供 用于制造包含电容器之集成电路的方法，其中，电容器电介质与IC之 MOS晶体管的栅极绝缘体系分开形成。再者，由后续详述与所附之申 请专利范围，并结合附图以及前述之技术领域与先前技术，本发明之 其它希望的特征与特性将变得明显。

发明内容

本发明提供一种用于制造半导体组件的方法，该半导体组件包含 每单位面积具有高电容之电容器。该组件系形成于绝缘体上半导体 (SOI)衬底中与上，该SOI衬底具有第一半导体层、在该第一半导体层 上的绝缘体层、以及覆于该绝缘体层上之第二半导体层。该方法包括 于第一半导体层中形成第一电容器电极，以及沉积覆于该第一电容器 电极上之电介质层，该电介质层包括Ba_1-xCaxTi_1-yZryO₃。导电材料被沉 积与图案化，以形成覆于该电介质层上之第二电容器电极，因而形成 具有高介电常数电介质之电容器。接着，MOS晶体管系形成于第二半 导体层的一部分中，该MOS晶体管，尤其是MOS晶体管的栅极电介 质，其形成系与电容器之形成无关，且与该电容器电性隔离。

附图说明

本发明于上述结合图式一起叙述，其中相似的组件符号代表相似 的组件，而且其中：

图1至图12以剖面图说明根据本发明之实施例之用于制造半导体 组件之方法步骤。

具体实施方式