[发明专利]金属线之间的自对准沟槽的集成

说明书

技术领域

本发明涉及集成电路的制造，尤其涉及金属互连线之间的自对准沟槽的集成。

背景技术

例如IC(集成电路)的半导体装置具有集成地制造在半导体材料的单体上的电子电路元件，例如晶体管、二极管和电阻器。各种电路元件通过传导性连接器相连，以形成可包含数百万个单独的电路元件的完整电路。半导体材料和处理技术的发展已减小了IC电路元件的整体尺寸，并同时增加了单体上的IC电路元件的数量。对于改进的IC性能和降低费用而言，其它的小型化也是高度期望的。

因此，在IC任何给定的平面上，金属线之间的间隔变得越来越小，现在已发展至亚微米级别。通过减小IC中的传导部件之间的间隔，增加了电容耦合。电容耦合的这种增加导致更大的串扰、更高的电容损耗以及增大的RC时间常量。

为了减少电容耦合，提出了低介电常数(低k)材料的新的开发和实现，以替换插入在给定层上的金属线之间和各层之间的传统介电材料。典型地，传统的电子绝缘体的介电常数在3.5至4.2的范围内。例如，二氧化硅(SiO₂)的介电常数为4.2，高聚物的介电常数在2.5至3.0的范围内。绝缘材料具有较低介电常数是已知的，但这些材料已与例如处理、费用和不稳定性的问题相关联。

因此，在后段制程(BEOL)处理中，非常重要的变化包括了用例如空气间隙的超低k电介质替换低k电介质，这是因为空气间隙具有任何材料中最低的k值(k值约为1.0)。可能的最低介电常数为真空的介电常数1.0，而空气的介电常数为1.001。认识到了空气的低介电常数，则尝试制造在金属引线之间具有空气间隙的半导体装置，以减小导电部件之间的电容耦合。已使用的空气间隙形成技术具有不同程度的复杂性和限制。

具有几种用于在半导体装置中形成空气间隙或空气区域的技术。典型地，用于利用非共形CVD(化学气相沉积)形成空气间隙的集成方案是已知的。值得注意地，如图1所示，例如当在通路蚀刻工艺之前形成气腔时，如果在形成腔穿透之前通路未对准太宽，或通路蚀刻并未由特定材料停止(蚀刻选择性)，则腔保持打开(例如，图1所示的开口1)。然后，在下一个集成步骤中一些金属材料将沉积至如此打开的腔的内部，这对于互连可靠性而言是严重的问题。

此外，参照图2，为了利用非共形CVD工艺在空气间隙形成期间克服通路未对准问题，传统的技术提出局部地扩大线宽度2，以控制通路平台。然而，这种方案会有损IC装置的密度和性能。

此外，为了避免通路未对准的问题，例如，提出了使用额外的光刻步骤。这种特定的方案如图3所示，然而，尽管利用这种方法可减轻通路未对准的问题，但是，其会使一些电介质衬垫3保持在金属平面的互连堆的顶部，从而降低互连性能。另外还关心的是，沟槽必须比金属材料窄，并且必须考虑到金属与金属的未对准。这一问题使得该方法非常昂贵和复杂，这是因为在制造每个金属层时必须重复光刻步骤。

因此，考虑到这些问题，一直需要开发一种新的改进方法，其可实现金属线间的自对准沟槽的集成并解决上述问题。特别地，期望同时确保更大的通路平台，以克服通路未对准的问题，而并不降低金属层内的耦合电容。

发明内容

简而言之，本发明的一个目的在于提供一种在集成电路的金属线之间形成多个气腔沟槽的方法。该方法包括：局部去除沉积在半导体互连结构表面上的路径间电介质层，以控制所述半导体互连结构表面的金属线的上表面和所述路径间电介质层的表面之间的高度；利用共形沉积工艺，在所述半导体互连结构表面上沉积电介质衬垫(或间隔物)；利用定向(即，非各向同性)蚀刻工艺去除所述半导体互连结构表面上的至少部分所述电介质衬垫；如果需要的话，连续重复所述电介质衬垫的沉积步骤和所述半导体互连结构表面上的至少部分所述电介质衬垫的去除步骤，并根据需要重复多次，以使所述互连结构表面上剩余的电介质衬垫达到期望的宽度；以及通过利用所述互连结构表面上的剩余的电介质衬垫作为蚀刻掩膜选择性地对所述路径间电介质材料进行蚀刻，从而在所述金属线之间形成至少一个气腔沟槽。

具体地，该方法的其它特征在从属权利要求中进一步列出。在本发明的实施方案中，还可包括以下特征中的一个或多个。

可通过利用化学气相沉积(CVD)技术或等离子体增前化学气相沉积(PECVD)技术实现电介质衬垫的沉积。此外，去除互连结构表面上的至少部分电介质衬垫可包括利用反应离子蚀刻(RIE)技术对电介质衬垫进行蚀刻。使用这些技术的工具是容易得到的。

在某些实施方案中，该方法还包括在之后的形成通路的过程中，将所述互连结构表面上剩余的电介质衬垫作为用于所述金属线上的通路平台的平台垫，从而确保更大的通路平台。