[发明专利]利用薄氧化物场效应晶体管的数字输出驱动器和输入缓冲器

权利要求书

1.一种集成电路，包括：

锁存器，其被配置成提供具有第一电压范围的第一数字信号，所述第一电压范围由第一电源电压和中间电压确定；以及

耦合到所述锁存器的驱动器，其被配置成接收所述第一数字信号和第二数字信号并提供数字输出信号，其中所述第二数字信号具有由第二电源电压和电路的地确定的第二电压范围，其中所述数字输出信号具有由所述第一电源电压和电路的地确定的第三电压范围，并且其中所述第一电源电压高于所述第二电源电压。

2.根据权利要求1所述的集成电路，其中所述锁存器包括耦合在所述第一电源电压和所述中间电压之间的第一和第二反相器。

3.根据权利要求1所述的集成电路，还包括：

耦合到所述锁存器的锁存器驱动器，所述锁存器驱动器被配置成向所述锁存器写入逻辑值。

4.根据权利要求3所述的集成电路，其中所述锁存器包括第一和第二节点，并且其中所述锁存器驱动器被配置成下拉所述第一或第二节点，以向所述锁存器写入逻辑值。

5.根据权利要求4所述的集成电路，其中所述锁存器驱动器被配置成将所述第一或第二节点下拉达预定的持续时间，以写入所述逻辑值，并在所述预定的持续时间之后截止。

6.根据权利要求1所述的集成电路，还包括：

耦合到所述锁存器的锁存器驱动器，其包括：

第一组至少两个叠置在一起的N沟道场效应晶体管(N-FET)，其被配置成下拉所述锁存器内的第一节点，以向所述锁存器写入逻辑高，以及

第二组至少两个叠置在一起的N-FET，其被配置成下拉所述锁存器内的第二节点，以向所述锁存器写入逻辑低。

7.根据权利要求6所述的集成电路，其中所述锁存器驱动器还包括：

第一控制电路，其被配置成为所述第一组至少两个N-FET产生第一组至少两个控制信号，以及

第二控制电路，其被配置成为所述第二组至少两个N-FET产生第二组至少两个控制信号。

8.根据权利要求7所述的集成电路，其中所述第一组至少两个控制信号将所述第一组至少两个N-FET导通达预定的持续时间，以向所述锁存器写入逻辑高，并在所述预定持续时间之后截止所述N-FET中的至少一个。

9.根据权利要求1所述的集成电路，还包括：

耦合到所述锁存器和所述驱动器的第一缓冲器，其被配置成接收所述第一数字信号并提供具有所述第一电压范围的第一缓冲信号，其中所述驱动器被配置成接收所述第一缓冲信号。

10.根据权利要求9所述的集成电路，还包括：

耦合到所述驱动器的第二缓冲器，其被配置成接收数字输入信号并提供所述第二数字信号。

11.根据权利要求1所述的集成电路，其中所述驱动器包括：

耦合在所述第一电源电压和电路的地之间的至少两个P沟道场效应晶体管(P-FET)和至少两个N沟道场效应晶体管(N-FET)。

12.根据权利要求11所述的集成电路，其中所述至少两个P-FET和所述至少两个N-FET叠置在一起，其中所述至少两个P-FET中最上方的P-FET接收所述第一数字信号，并且其中所述至少两个P-FET中的最下方的N-FET接收所述第二数字信号。

13.根据权利要求1所述的集成电路，其中所述锁存器和所述驱动器仅包括薄氧化物场效应晶体管(FET)。

14.根据权利要求1所述的集成电路，还包括：

输入缓冲器，其被配置成接收具有所述第三电压范围的数字输入信号并提供具有所述第二电压范围的缓冲数字输入信号。

15.一种集成电路，包括：

前置驱动器，其被配置成基于数字输入信号来生成第一和第二数字信号，其中所述第一数字信号具有由第一电源电压和中间电压确定的第一电压范围，其中所述第二数字信号具有由第二电源电压和电路的地确定的第二电压范围，并且其中所述第一电源电压高于所述第二电源电压；以及

耦合到所述前置驱动器的驱动器，其被配置成接收所述第一和第二数字信号并提供具有第三电压范围的数字输出信号，所述第三电压范围由所述第一电源电压和电路的地确定。