[发明专利]半导体集成电路及其操作方法

说明书

技术领域

本发明涉及半导体集成电路，具体涉及半导体集成存储器电路及其操作方法、以及半导体集成电路存储器中的读出放大的方法。

背景技术

图1图示出现有技术的集成半导体存储器电路。如示，所述存储器电路包括存储器阵列和读出结构100，以下将关于图2-图4对其更详细描述。命令译码器102接收命令CMD(例如，读、写等)，并且将所述命令译码为用于控制行译码器104和列译码器106的控制信号。行译码器104和列译码器106接收所述控制信号和地址信息，并且基于所述控制信号和地址信息生成驱动信号。例如，行译码器104生成字线驱动信号来驱动所述存储器阵列和读出结构100的字线WL。列译码器106生成用于驱动所述存储器阵列和读出结构100的位线选择器的位线选择信号BLS。从所述存储器阵列和读出结构100输出的数据被输出到输入/输出(I/O)线上，并且该输出数据由I/O读出放大器108读出。

图2示出存储器阵列和读出结构100中的单元阵列1以及与其连接的数据读出电路3的构造。DRAM单元MC由具有浮置态的沟道体(channel body)的一个MISFET构成。这种类型的存储器单元更通常也被称作浮置体单元。图3中示出使用n沟道MISFET的DRAM单元MC的结构。如图3所示，DRAM单元MC具有硅衬底10、通过如氧化硅膜的绝缘膜11与硅衬底10隔离的p型硅层12、其间形成有栅极绝缘膜13的栅极电极14、以及分别是源极和漏极的n型扩散区域15和16。n型扩散区域15和16之间的p型硅层12用作沟道体。

如图4所示构造存储器单元阵列1。特别地，每个DRAM单元MC具有彼此隔离的浮置沟道体，DRAM单元MC的源极固定在参考电压(地电位)，在一个方向上对齐的DRAM单元的栅极连接到字线WL，并且在与字线WL相交的方向上对齐的DRAM单元的漏极连接到位线BL。

DRAM单元MC动态存储第一数据状态和第二数据状态，在第一数据状态中作为沟道体的p型硅层12被设置在第一电位，而在第二数据状态中p型硅层12被设置在第二电位。更特别地，第一数据状态以一种方式写入，其中将高正电平电压施加到选择的字线WL和选择的位线BL，以使得选择的DRAM单元执行五极管操作，并且由发生在漏结附近的碰撞电离(impactionization)生成的多数载流子(n沟道情况下的空穴)被保存在沟道体内。其例如是数据“1”。第二数据状态以一种方式写入，其中将高电平电压施加到选择的字线WL来通过电容耦合提高沟道体电位，而选择的位线BL的电位被设置在低电平，并且将前向偏置电流发送到沟道体和选择的DRAM单元的漏极的结，以便将沟道体内的多数载流子发射到漏极中。其例如是数据“0”。还可以通过栅极感应的漏极泄漏(GIDL)以第一数据状态写DRAM单元MC。这里，将负电位施加到字线，而将正电位施加到位线。源极再次保持固定在参考接地电压。这使得栅/漏极区中的高电场重叠，并且发生从电子价带到导带的隧道效应(tunneling)。隧道效应的电子生成电子空穴对，并且当空穴移动到主体时，电子移动到漏极。因此，晶体管的体电位随碰撞电离而升高；然而，由GIDL生成的电流远小于随碰撞电离生成的电流。

作为由沟道体电位偏置衬底的结果，在数据“1”的情况下的阈值电压Vth1低于数据“0”的情况下的阈值电压Vth0。因此，在数据读操作时，可以通过检测由阈值电压差导致的单元电流差判断所述数据。

如将认识到的，这种特性的DRAM单元消除了对存储数据的电容器的需要，并且提供了集成半导体存储器电路的大小的进一步减小。

通过将单元电流与参考电流相比较来判断数据存储状态。作为参考电流的源，准备了如图2所示的哑(dummy)单元DMC。通常可以设计哑单元DMC，使得产生的参考电流处于当DRAM单元为数据“1”时的单元电流Icell1、和当DRAM单元为“0”时的单元电流Icell0之间的中间值。然而，在图2中，哑单元DMC由具有与DRAM单元MC相同的结构的两个MISFET构成，并且所述MISFET的漏极并行连接到为每个多位线提供的哑位线DBL。