[发明专利]阻抗匹配电路和具有阻抗匹配电路的半导体存储器

说明书

本发明要求2007年3月2日提交的韩国专利申请10-2007-0020727的优先权，此韩国专利申请通过引用被并入在此。

技术领域

本发明涉及一种半导体存储器的阻抗匹配电路，具体地涉及由阻抗匹配电路执行的ZQ校准。

背景技术

一般地，包括集成电路(诸如微处理器、存储电路和门阵列电路)的半导体存储器可以用于各种电器中，比如个人计算机、服务器计算机和工作站。当所述电器的工作速度提高时，在所述电器内的半导体存储器之间传输的信号的摆动宽度减小以最小化发送信号所需要的延迟时间。但是，当所述摆动宽度减少时，信号传输更大程度地受到外部噪声的影响，并且由于阻抗不匹配而导致在接口端子中的信号反射增加。

所述阻抗不匹配是由于制造过程、供电电压和工作温度(PVT)的变化引起的。这种阻抗不匹配使得难于高速发送数据。因为从半导体存储器输出的信号可能由于阻抗不匹配而失真，因此可能在接收失真信号的对应半导体存储器中引起故障，诸如设置/保持失败或者信号电平的误判断。

半导体存储器可以包括用于通过输入接合区(pad)来接收外部信号的输入电路以及用于通过输出接合区来输出内部信号的输出电路。具体地，高速运行的半导体存储器可以包括阻抗匹配电路，用于与在所述接合区附近的另一个半导体存储器匹配接口阻抗，以便防止上述故障。

通常，在发送信号的半导体存储器中，通过输出电路来执行源终止。在接收信号的半导体存储器中，可以通过与输入电路并联的终止电路来执行并行终止。

ZQ校准是用于产生上拉和下拉校准码的处理，所述码当PVT条件改变时改变。通过使用上拉和下拉校准码来校准输入和输出电路的电阻值。下面说明在阻抗匹配电路中执行的ZQ校准。

图1是传统的阻抗匹配电路的方框图。所述阻抗匹配电路包括第一上拉电阻单元110、第二上拉电阻单元120、下拉电阻单元130、参考电压产生器102、比较器103和104以及p码和n码计数器105和106。

电源电压VDDQ被第一上拉电阻单元110和参考电阻器101分压，由此向节点ZQ提供电压。参考电阻器101连接到与节点ZQ耦接的引线，一般具有240欧姆的电阻。比较器103将节点ZQ的电压与从参考电压产生器102输出的参考电压VREF相比较，由此产生上/下信号UP/DN。参考电压VREF一般被设置为电源电压的一半，即VDDQ/2。

p码计数器105接收所述上/下信号UP/DN，由此产生二进制码PCODE<0:N>。二进制码PCODE<0:N>导通/截止在第一上拉电阻单元110中并联的MOS晶体管，由此校准第一上拉电阻单元110的电阻。第一上拉电阻单元110的被校准的电阻对于在节点ZQ的电压产生影响。上述的操作被重复。即，在第一上拉电阻单元110中执行所述上拉校准，以便第一上拉电阻单元110的电阻变得等于参考电阻器101的电阻。

在上拉校准期间产生的二进制码PCODE<0:N>也输入到第二上拉电阻单元120，并且确定其电阻。类似于上拉校准，执行下拉校准。通过应用由比较器104和n码计数器106产生的二进制码NCODE<0:N>，在节点ZQ’的电压变得等于参考电压VREF。执行下拉校准以便下拉电阻单元130的电阻变得等于第二上拉电阻单元120的电阻。

所述ZQ校准包括上拉校准和下拉校准。从ZQ校准产生的二进制码PCODE<0:N>和NCODE<0:N>被输入到输入或者输出电路，以便校准电阻单元的各自电阻。在半导体存储器的情况下，二进制码PCODE<0:N>和NCODE<0:N>确定连接到DQ接合区的上拉和下拉电阻器的电阻。所述上拉和下拉电阻器具有与上述的上拉和下拉电阻单元类似的布局。

虽然半导体存储器的输出驱动器使用上拉和下拉电阻器两者，但是半导体存储器的输入缓冲器仅仅使用上拉电阻器。在这种情况下，阻抗匹配电路包括第一上拉电阻单元110、p码计数器105和比较器103。然后仅仅执行上拉校准。

ZQ校准防止发生阻抗不匹配。但是，当ZQ校准的操作时间被延长时，由半导体存储器发送的数据的带宽被减小。因此，必须将ZQ校准的时间最小化以改善数据的传输效率并且防止阻抗不匹配。

发明内容

本发明的实施例提供一种阻抗匹配电路，用于使用反映在制造过程中的变化的偏移误差的初始值来执行ZQ校准。