[发明专利]在半导体器件中形成细微图案的方法

说明书

相关申请的交叉引用

本发明要求2007年3月19日申请的韩国专利申请2007-0026541的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及制造半导体器件的方法，并更特别地，涉及在半导体器件中制造细微图案的方法。

背景技术

随着半导体器件高度集成化，必需细微图案。然而，光刻设备在形成细微间隔(L/S)图案时具有限制。

近来，提出双重图案化方法，以通过使用两个光掩模来形成图案。该双重图案化方法利用广泛使用的光刻设备容易形成60nm以下的细微L/S图案。以下的详细说明参照图1A到1C。

图1A到1C为在半导体中形成细微图案的常规方法的横截面图。

参照图1A，在蚀刻目标层10上涂布第一光刻胶层PR1。使用曝光与显影工艺图案化该第一光刻胶层PR1。使用该图案化的第一光刻胶层PR1作为掩模，蚀刻该蚀刻目标层10。

参照图1B，在移除该图案化的第一光刻胶层PR1之后，在所得结构上涂布第二光刻胶层PR2，并使用曝光与显影工艺图案化该第二光刻胶层PR2。图案化的第二光刻胶层PR2的开口与图案化的第一光刻胶层PR1的开口不重叠。

参照图1C，使用图案化的第二光刻胶层PR2作为掩模，再蚀刻该蚀刻目标层10。因此，形成具有窄L/S宽度的细微图案。

然而，即使使用该双重图案化方法，仍难以形成具有30nm以下的L/S宽度的图案。因为使用两个光掩模的常规方法无法形成30nm以下的L/S宽度，所以导致该结果。此外，使用大于二个光掩模使得在曝光工艺期间难以控制覆盖的准确度。

因此，随着半导体器件变得高度集成，需要产生极细微图案(例如，20nm以下的极细微图案)的技术。

发明内容

本发明的实施方案提供在半导体器件中形成细微图案的方法。该方法克服了光刻工艺期间设备的限制，改进了常规的双重图案化方法，并使得能够在半导体器件中形成极细微图案。

根据本发明的一个方面，提供在半导体器件中形成细微图案的方法。该方法包括：在蚀刻目标层上形成第一硬掩模层；在该第一硬掩模层上形成具有负斜面的第一蚀刻掩模图案，从而形成所得结构；在该所得结构上形成用于第二蚀刻掩模的第一材料层；进行平坦化工艺直到暴露该第一蚀刻掩模图案，以形成填充间隔物之间的空间的第二蚀刻掩模图案；移除该间隔物；和使用该第一蚀刻掩模图案和第二蚀刻掩模图案，蚀刻该第一硬掩模层和该蚀刻目标层。

附图说明

图1A到1C为在半导体器件中形成细微图案的常规方法的横截面图。

图2A到2L为根据本发明实施方案在半导体器件中形成细微图案的方法的横截面图。

具体实施方式

本发明的实施方案涉及在半导体器件中形成细微图案的方法。

图2A到2L为根据本发明实施方案在半导体器件中形成细微图案的方法的横截面图。

参照图2A，在蚀刻目标层20上方形成硬掩模层。该硬掩模层具有叠层结构。例如，顺序叠加无定形碳层21A、第一氧氮化硅(SiON)层21B、和氧化铝(Al₂O₃)层21E。该硬掩模层也可包含在该Al₂O₃层21E下的多晶硅层21C和第二SiON层21D。当该硬掩模层包含单一SiON层时，即，当该硬掩模层不包含多晶硅层21C和第二SiON层21D时，第一SiON层21B具有大于约的厚度。然而，当如该实施方案使用多层SiON层时，即，当在Al₂O₃层21E之下形成多晶硅层21C和第二SiON层21D时，第二SiON层21D具有不大于约的厚度。

然后，使用常规的双重图案化方法以图案化该Al₂O₃层21E，并因而形成细微Al₂O₃图案，即，具有35nm以下的L/S线宽的Al₂O₃图案21E。