[发明专利]二级高速缓存及动能切换存取的方法

说明书

技术领域

本发明涉及一种动能切换内存存取的方法，特别是指一种动能切换二级高速缓存(L2 Cache)存取的方法及其架构。 

背景技术

请参考图1，为习知技术总线应用系统的架构示意图。总线应用系统9是包括有一系统总线90、一中央处理器91、一影像处理器92及一声音处理器93等。而总线应用系统9除了计算机系统之外，其它如可携式影音装置等，也都会再设计有一动能随机存取内存(DRAM)94以供各个搭载处理器进行放置暂存数据、计算结果及程序来源等。但如此一来往往会造成总线应用系统9上各控制器之间在争抢动能随机存取内存94存取权的情形，于是整个系统的效能也就因而大幅降低。 

此外，在目前总线应用系统9中，由于大部分的处理器的频率都比动能随机存取内存94的频率来得快，于是为了要解决各处理器在数据存取动能随机存取内存94时的瓶颈，现在的处理器都已有高速缓存(Cache)的设计，甚至还有多层的高速缓存的架构，以让处理器不会受到动能随机存取内存94的频率速度的影响。藉此，以提升整体数据传输的效率，并且在应用上甚至会设计将系统总线90的频率(Bus Clock)执行的再比各处理器要快。 

而如图中所示的一级高速缓存(L1 Cache)911及二级高速缓存(L2Cache)912即是多层的高速缓存的设计，其中一级高速缓存911是内建 在中央处理器91内部，速度非常快，并且属于所谓的哈佛式(Harvard)设计，意即指令用的空间和数据用的空间是分开的。而相反的，二级高速缓存912是建置在中央处理器91外面，且通常不会区分指令和数据的空间，也就是所谓的一体性快取(Unified Cache)的设计。 

以目前来讲，高速缓存在设计上主要是由静态随机存取内存(SRAM)所组成，所以高速缓存在运作时所消耗的功率也就相当于静态随机存取内存所消耗的功率。而以目前利用双通(2-way)电路架构设计的一级高速缓存为例，其通常是分布两组成对的静态随机存取内存，分别为一组卷标内存及一组数据存储器。其中，卷标内存主要是用以进行卷标的比对，而数据存储器则是提供暂存空间以进行数据的存取；当数据进行储存时，其数据先行在卷标内存比对完卷标后，进行选择其中的一数据存储器储存，而该数据存储器中所储存的内容才是处理器所需的数据或命令。 

然而在此架构下，必须设计在处理器的一个周期(1 cycle)下同时去致能四个静态随机存取内存，才有办法在一个周期时间去响应处理器所需要的数据，而也就是说比对指令的动作再加上选择正确的数据输出必须在处理器的一个周期时间完成。尽管处理器所需的数据仅只暂存于该组成对的数据存储器中的其中一个，但上述四个静态随机存取内存在每个周期也同样都会被存取。 

因此在此架构下的一级高速缓存，其运作时所消耗的功率也就可形成以下的公式：P_2waycache2P_tagsram+2P_datasram。于是当内存存取次数越多，整个处理器相对所需的耗电流也就越大。 

再者，当系统的算法及存取排程已运用到一定的程度，而系统效能却无法相对提升到特定程度时，便会有前述二级高速缓存的设计的产生， 以进一步加速数据响应的速度与效率。但使用二级高速缓存同样要面临到耗电流的问题，因此要如何让设计有二级高速缓存的系统中的处理器得以持续维持在较高的存取速度，同时不会因而产生耗电流过大的情形，便是目前值得进一步改善的地方。 

发明内容

有鉴于此，本发明所要解决的技术问题在于，透过二级高速缓存的架构改良，使得总线系统得以依据目前处理器及二级高速缓存频率的差异，而随时进行动能切换二级高速缓存存取的方式。藉此，除了能维持处理器的存取效能，并且同时能适时减少二级高速缓存的存取次数而达到省电的目的。