[发明专利]一种半导体器件

说明书

技术领域

本发明涉及一种半导体集成电路的结构，且特别涉及一种半导体器件，该半导体器件具有埋入式导电结构的栅间隙壁的结构。

背景技术

像金属氧化物半导体场效应晶体管(MOSFET)这样的半导体电路，适用于高功率的应用，然而却具有高导通电阻的问题。在MOSFET器件中，例如高功率横向扩散金属氧化物半导体(LDMOS)结构，当在栅极施加高电压时，会在栅极下方的通道中产生较高的导通电阻和低饱和电流，因而降低了高功率横向扩散金属氧化物半导体功率晶体管的性能。

发明内容

本发明要解决的技术问题在于提供一种可以提高饱和电流和降低导通电阻的半导体器件。

为了实现上述目的，本发明提供一种半导体器件，该器件包含在衬底上具有掺入第一种掺杂剂的源极区和漏极区；在衬底上的源极区和漏极区之间形成的栅电极；在衬底上的栅电极和源极区两侧之间且紧邻栅电极形成的栅间隙壁；以及在栅间隙壁中埋入的导电结构。

在各种实施例中，半导体器件可以进一步包含在衬底上形成的基极区，基极区的一部分位于栅电极的下方并环绕源极区，且此基极区中掺杂入不同于第一种掺杂剂的第二种掺杂剂。半导体器件可以进一步包含位于基极区上接近源极区之处的接触区，并掺杂入第二种掺杂剂。半导体器件可以进一步包含具有第一种掺杂剂的阱区，阱区位于衬底上并环绕漏极区和基极区。半导体器件进一步还可以包含位于基极区之中的轻掺杂源极区，轻掺杂源极区掺入第一种掺杂剂，且位于具有埋入导电物质的栅间隙壁的下方。每一个栅电极和导电结构可包含掺杂的多晶硅。导电结构和衬底之间以介电材料分隔，介电材料的厚度大于200埃。栅间隙壁的材料可以选自由氧化硅、氮化硅、氮氧化硅以及其组合所组成的群组。半导体器件还可以进一步包含介于栅电极和衬底之间的栅介电层。

为了实现上述目的，本发明还提供一种集成电路的制作方法，包含在半导体衬底上形成栅电极；紧邻栅电极的一侧壁形成栅间隙壁，并且在栅间隙壁中埋入导电结构；在衬底上邻近栅电极的边缘和导电结构下方的位置上形成轻掺杂源极区；以及在衬底上栅电极两侧形成源极区和漏极区，其中源极区、漏极区和轻掺杂源极区都掺杂第一种掺杂剂。

为了实现上述目的，本发明还提供了各种半导体的制作方法，制作方法包含在衬底上进一步形成基极区，环绕源极区和轻掺杂源极区，且一部分位于栅电极下方，且在基极区中掺杂不同于第一种掺杂剂的第二种掺杂剂。半导体的制作方法还可以包含在衬底上形成掺入第一种掺杂剂的阱区，且具有基极区和漏极区配置于其中。形成栅间隙壁和导电结构的工艺可以包含：在栅电极与衬底上形成第一介电层；在第一介电层上方形成导电层；蚀刻导电层，使其成为导电结构位于源极和栅电极之间；在栅电极、导电结构与第一介电层的上方形成第二介电层；以及回蚀(back etch)第二介电层而形成栅间隙壁，使得导电结构埋在栅间隙壁中。在形成第一导电层的工艺中包含形成多晶硅层，形成该多晶硅层的工艺可以包含化学气相沉积工艺，以硅甲烷为硅来源，且温度介于600℃到630℃之间。半导体的制作方法还可以进一步包含在多晶硅层上进行离子注入工艺；在形成第一介电层和/或形成第二介电层的工艺中可以包含形成氧化硅层；蚀刻导电层和蚀刻第二介电层的工艺可包含执行各向异性蚀刻工艺。半导体的制作方法还包含形成栅介电层横隔在栅电极和衬底之间。半导体的制作方法可以进一步包含：在完成栅电极后，随即在衬底上对齐于栅电极的边缘形成轻掺杂源极区；完成栅间隙壁后，随即在栅电极两侧形成源极区和漏极区；以及在制作栅电极之前，先在衬底上形成P型基极区，使其环绕源极区和轻掺杂源极区，且部分位于栅电极下方。P型基极区的制作方法可以包含离子注入工艺且离子束的入射角度为45度。

为了实现上述目的，本发明又提供一种半导体器件，包含位于衬底上的源极区和漏极区；在衬底上的源极区和漏极区之间插入的栅电极；以及在源极和漏极之间且紧邻栅电极之处形成的栅间隙壁，并且将导电结构埋在栅间隙壁之中。

在各个实施例中，导电结构可包含掺杂的多晶硅。半导体器件还可以包含使轻掺杂源极区位于具有埋入导电结构的栅间隙壁的下方。半导体器件进一步包含于衬底上形成的P型基极区，P型基极区环绕源极区和轻掺杂源极区，且部分位于栅电极下方。半导体器件还包含在衬底上形成的N型阱区，环绕P型基极区和漏极区。半导体器件还可以包含在衬底上形成的绝缘结构，用来分隔有源区，绝缘结构制作方法可选自硅的局部氧化法(LOCOS)和浅沟槽绝缘法(STI)。