[发明专利]输入时钟转换为高频时钟的实现方法及锁相环装置

说明书

技术领域

本发明涉及通信技术，尤其涉及锁相环(PLL，Phase Locked Loop)技术。

背景技术

随着通信技术的发展，人们对通信带宽的要求越来越高，为此，通信领域应用和发展了多种高速接口，例如同步数字体系(SDH，Synchronous DigitalHierarchy)成帧器、高速串行/解串行(SERDES，Serializer/Deserializer)接口等。为保证高速接口的性能，参考时钟的频率及性能都需要达到一定的要求，几百MHz的接口参考时钟已经是很常用的参考时钟。同时，无线通信技术从2G发展到3G，并逐步向后3G演进，而且多载波技术得到广泛应用，这些都要求模数(AD)/数模(DA)的采样速度越来越高，AD/DA采样性能除了与自身器件工艺有关外，还与其参考时钟的抖动性能强相关。

目前，在高速接口的应用场合都使用高频晶体振荡器作为高速接口的参考时钟基准，即，使用高频晶体振荡器锁相环滤除输入时钟的抖动，得到高频时钟。但发明人经过仔细研究、认真分析后发现，高频晶体振荡器由于自身工艺所限，可靠性相对较差，这样就会导致高频晶体振荡器锁相环的可靠性相对较差，进而导致时钟频率转换的成功几率较低。

具体的，如图1所示，高频压控晶体振荡器(VCXO，Voltage Control CrystalOscillator)锁相环11将接收到的输入时钟转换为高频时钟，高频时钟作为SDH成帧器12的参考时钟。在实际应用中，高频压控晶体振荡器锁相环11确实可以滤除输入时钟的抖动，但高频压控晶体振荡器锁相环11包括高频压控晶体振荡器，而高频压控晶体振荡器本身的晶片比较薄，由于这个原因，高频压控晶体振荡器的失效率较高，这样就会直接导致高频压控晶体振荡器锁相环11的可靠性较差。

发明内容

本发明实施例要解决的技术问题在于提供一种输入时钟转换为高频时钟的实现方法及锁相环装置，用以提高时钟频率转换的成功几率。

为解决上述技术问题，本发明提供一种输入时钟转换为高频时钟的实现方法实施例，包括：接收输入时钟；使用第一级锁相环滤除所述输入时钟的抖动，得到低频时钟；使用第二级锁相环将所述低频时钟转换为高频时钟。

本发明还提供一种锁相环装置实施例，包括：第一级锁相环，用于滤除接收到的输入时钟的抖动，得到低频时钟；第二级锁相环，用于将所述低频时钟转换为高频时钟。

在本发明的实施例中，先用一个锁相环滤除输入时钟的抖动，得到低频时钟，再用一个锁相环将低频时钟转换为高频时钟。由于将输入时钟转换为低频时钟的锁相环和将低频时钟转换为高频时钟的锁相环的可靠性都比较高，而且同样能够完成将输入时钟转换为高频时钟的任务，所以，本发明实施例的时钟转换成功的几率比现有技术高。

另外，在现有技术中，高频压控晶体振荡器成本高，尤其是几百MHz的高频压控晶体振荡器的成本相当高，这样就会直接导致高频压控晶体振荡器锁相环的成本较高，而本发明实施例使用的两个锁相环由于不需要直接将输入时钟转换为高频时钟，所以不需要包括高频压控晶体振荡器，从而降低了锁相环的成本。

附图说明

图1为现有的输入时钟转换为高频时钟的实现方法示意图；

图2为本发明的输入时钟转换为高频时钟的实现方法实施例的流程图；

图3为本发明实施例的使用第一级锁相环滤除输入时钟的抖动得到低频时钟的方法流程图；

图4为本发明实施例的使用第二级锁相环将低频时钟转换为高频时钟的方法流程图；

图5为本发明的锁相环装置的第一实施例的结构示意图；

图6为本发明实施例的第一级锁相环的结构示意图；

图7为本发明实施例的第二级锁相环的结构示意图；

图8为本发明的锁相环装置的第二实施例的结构示意图；

图9为现有的为高速设备提供不同频点的方法示意图；

图10为本发明实施例的为高速设备提供不同频点的方法示意图。

具体实施方式

首先对本发明的方法实施例进行说明。如图2所示，包括：

步骤S201：接收输入时钟。

所述输入时钟可以是串行/解串行接口的参考时钟，也可以是通过背板连接线传递过来的时钟，还可以是线路恢复的时钟。当然，所述输入时钟带有一定的抖动。

步骤S202：使用第一级锁相环滤除所述输入时钟的抖动，得到低频时钟。