[发明专利]垂直非挥发存储单元、阵列及其操作方法

说明书

技术领域

本发明涉及电可擦写可编程只读存储器(EEPROM)，更进一步而言，是关于电荷存储存储器的一偏压安排，其可以高灵敏度地读取存储单元的电荷存储结构中的内容。

背景技术

俗称EEPROM、闪存等电荷存储结构的电可擦写可编程只读存储器技术已广为使用。EEPROM与闪存采用一定数量的存储单元结构。随着集成电路尺寸日渐缩小，使用电荷捕获介电层为基础的存储单元结构就变得日益重要，因其具有可微缩以及制作简易等优势。业界已采用多种电荷捕获介电层的存储单元结构，诸如PHINES、nitride trapping layer memory、SONOS等。这些存储单元结构利用氮化硅等电荷捕获介电层捕获电荷，用以存储数据。若是电荷捕获层捕获到足够的净负电荷，存储单元的临界电压即会增加。从电荷捕获层中移除负电荷或者增加正电荷，均可降低存储单元的临界电压。

已知的存储单元结构是利用晶体管结构，其具有源极、漏极、与栅极。然而，普通晶体管结构具有源极与漏极扩散区域，其是利用自对准栅侧向分离。此一侧向分离的结构，即是无法进一步降低非易失内存尺寸的原因之一。

因此，非易失存储单元必须研发新技术，以降低尺寸，并且具有更高的读取灵敏度。

发明内容

本发明的目的之一为提供一种存储数据的垂直非易失存储装置集成电路。所述集成电路包含多个非易失存储装置，每个非易失存储装置包含一电荷存储结构、一存储介电结构以及一电荷控制结构。

在不同的实施例中，此电荷存储结构包括：浮动栅极材料、电荷捕获材料、及/或纳米晶体材料。

此电荷存储结构具有一第一位置以存储一第一电荷存储状态及一第二位置以存储一第二电荷存储状态。所述第一电荷存储状态及所述第二电荷存储状态代表所述数据，所述数据使得所述第一电荷存储状态及所述第二电荷存储状态分别代表所述数据的至少一位。该第一位置或第二位置邻近于所述存储介电结构的至少一部分，且通过该存储介电结构的至少一部分与电荷控制结构相邻近；在不同的实施例中，每一个电荷存储结构可以存储一位或是多个位。

此存储介电结构是：

1)至少部分位于所述电荷存储结构的所述第一位置与一电荷控制结构之间，

2)至少部分位于所述电荷存储结构的所述第二位置与所述电荷控制结构之间，

3)至少部分位于所述电荷存储结构的所述第一位置与一栅极电压源之间，以及

4)至少部分位于所述电荷存储结构的所述第二位置与所述栅极电压源之间。

此电荷控制结构具有一第一节点，其具有一第一电荷极性，一第二节点，其具有与所述第一电荷极性相反的一第二电荷极性，及一第三节点，其具有所述第一电荷极性。在某些实施例中，所述第一节点与所述第三节点的所述第一电荷极性是n型，所述第二节点的所述第二电荷极性是p型。在其它实施例中，所述第一节点与所述第三节点的所述第一电荷极性是p型，所述第二节点的所述第二电荷极性是n型。在某些实施例中，分隔两个节点之间的至少一接面包括一肖特基接触。在不同的实施例中，所述电荷控制结构包括硅、多晶硅、锗或是硅锗中的至少一种。

此电荷控制结构亦包括一第一接面分隔所述第一节点与所述第二节点及一第二接面分隔所述第二节点与所述第三节点。在不同的实施例中，所述第一接面与所述第二接面包括单晶与多晶中的至少一种。

在某些实施例中，所述第一接面包括一第一扩散阻止接面，所述第二接面包括一第二扩散阻止接面。在某些实施例中，邻近所述存储介电结构的至少一部分所述第一扩散阻止接面厚度不超过约2纳米，且邻近所述存储介电结构的至少一部分所述第二扩散阻止接面厚度不超过约2纳米。

所述电荷存储结构与所述存储介电结构的组合围绕第一节点、第二节点和第三节点，栅极围绕包含所述电荷存储结构与所述存储介电结构的组合；所述电荷控制结构包含第一节点、第二节点和第三节点，第一节点与第二节点通过第一接面分隔，第二节点与第三节点通过第二接面分隔，所述电荷控制结构是相对于所述集成电路的一衬底垂直地放置，所以在所述非易失存储装置的一剖面上，所述第二节点与所述第三节点较所述第一节点更远离所述衬底，且所述第三节点较所述第二节点更远离所述衬底；所述电荷控制结构、电荷存储结构与存储介电结构的组合，与栅极形成于隔离介电层之上。

在某些实施例中，所述非易失存储装置具有一剖面，所述非易失存储装置通过栅极电压源与该集成电路中邻近的非易失存储装置分隔。

在某些实施例中，更包含逻辑连接至所述电荷控制结构，其可施加不同的偏压安排以控制所述装置。不同的偏压安排包含：