[发明专利]半导体装置、层叠型半导体装置以及内插器基板无效

专利信息
申请号: 200710192720.2 申请日: 2007-11-16
公开(公告)号: CN101183670A 公开(公告)日: 2008-05-21
发明(设计)人: 细野真行;柴田明司;稻叶公男 申请(专利权)人: 日立电线株式会社
主分类号: H01L23/488 分类号: H01L23/488;H01L23/498;H01L23/13;H01L25/00
代理公司: 北京银龙知识产权代理有限公司 代理人: 钟晶
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 半导体 装置 层叠 以及 内插 器基板
【说明书】:

技术领域

本发明涉及半导体装置、层叠型半导体装置以及内插器基板,特别涉及在半导体元件和内插器基板之间或内插器基板和印刷配线板(母板)之间有应力作用的BGA型、CSP型、SIP型、它们的复合体等半导体装置、层叠型半导体装置以及用于该半导体装置的内插器基板。

背景技术

以往,为了缓和在半导体装置的内插器基板和半导体元件之间产生的应力,产生了在半导体元件和内插器基板之间配置了应力缓和弹性物的结构的BGA型等半导体装置。

该半导体装置的特征是具有应力缓和弹性物。作为该应力缓和弹性物,已知有由在回流焊温度下的弹性模量为1Mpa以上的高分子材料构成的粘接带(参照专利文献1),或者由连续气泡结构物或三维网状结构物所构成的多孔树脂带(参照专利文献2)。

但是,这样的应力缓和弹性物的材料价格高,特别是在专利文献2中例示的由连续气泡结构物或三维网状结构物构成的多孔树脂带的种类中尤为显著。

因此,开发应力缓和弹性物的替代品,作为本申请的申请人先前所提出的专利申请(未公开在先申请),本申请的申请人提出以下发明。

图1是例示具有所定连接层的半导体装置的结构说明图,图2是例示其层叠半导体装置结构的说明图。

BGA型的半导体装置10是在内插器基板3和由Si芯片构成的半导体元件4之间配置连接层5,将它们接合成一体化来构成的,其中的内插器基板3是在聚酰亚胺等绝缘基板(绝缘带)1之上形成铜的配线图案2而成的。

半导体装置10是使用特定的焊头(未图示),将配线图案2的内部引线6引线接合到半导体元件4的电极垫上。引线接合的接合部以及连接层5的上面和半导体元件4的侧面之间所形成的直角转角部分,全部用模型树脂或环氧填充树脂等密封树脂7来密封。焊球8搭载于内插器基板3上形成的通孔,该焊球8与配线图案2的规定部分导电性地连接。

作为应力缓和弹性物替代品的连接层5(以下,有时称为“代替弹性物的连接层”),具有用生成破坏、偏移(滑动)或剥离的材质构成的层,或者具有生成破坏、偏移(滑动)或剥离的结构,破坏、偏移(滑动)或剥离是由于有应力作用于半导体元件4和内插器基板3之间(“应力”是指由于半导体元件与搭载基板的热膨胀率差所产生的热应力或由于对BGA封装的焊球9施加的外部冲击所产生的应力等。而且,作为破坏,有脆性破坏或延性破坏,例如,有龟列、破裂等)。

破坏、偏移(滑动)或剥离产生在半导体元件4与连接层5的部分接合界面上、内插器基板3与连接层5的部分接合界面上或连接层5内的部分层间界面上,或者半导体元件4与内插器基板3在未分离的范围内该连接层内部的一部分上。为了半导体元件4与内插器基板3不分离而用密封树脂7保持时,产生破坏、偏移(滑动)或剥离的部位不只是上述的各部分,例如还可产生在整个接合界面。

具体地,例如如图1所示,介于半导体元件4和内插器基板3之间的连接层5的结构是含有用作支持体的芯层11和接合层12、13来构成的,该接合层12、13是用于将芯层11接合在半导体元件4和内插器基板3上。

芯层11是由例如光照时固化的光固化性物质(感光材料)薄膜化的干燥膜材料,内部含有液态层的具有机械结构的膜材料等来构成的。通过将芯层11沁入接合剂等让其带有接合力,可以只用芯层11来构成连接层5。使用Ag糊剂材料作为连接层5时,为了Ag糊剂材料自身作为接合层发挥功能,可以以Ag糊剂材料单层来使用。即,连接层5具有由带(薄膜)或糊剂构成的层,可以将该层作为单层、2层、3层或4层以上的结构来使用。

接合层12、13可以由因应力作用而在与芯层11的接合界面,与半导体元件4的接合界面或与内插器基板3的接合界面产生破坏、偏移(滑动)或剥离的材质来构成,也可以具有其中任意的接合界面会生成破坏、偏移(滑动)或剥离的结构。

专利文献1:日本特开平9-321084号公报

专利文献2:日本特开平10-340968号公报

发明内容

利用上述发明,可以缓和内插器基板和半导体元件之间所生成的应力,除此之外,结构设计的要点是缓和由于半导体封装与组入其中的印刷配线板(母板)的热膨胀率系数差异所产生的应力(压力),或者缓和层叠型半导体装置的半导体装置间所产生的应力,要求具有更加优良的应力缓和能力的半导体装置、层叠型半导体装置以及用于该半导体装置的内插器基板。

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