[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，特别涉及包括了膜厚较厚的最上层布线的半导体装置。

背景技术

至今为止，在为了使层间绝缘膜平坦化而进行的化学机械研磨(CMP：Chemical-Mechanical Polishing)中，为了缓和因布线图案密度的不同而产生的应力集中，一般采用形成布线的虚拟图案的方法，该层间绝缘膜用来对形成在半导体衬底上的多层布线中的下层侧布线和上层侧布线之间进行绝缘。

以下，参照图10及图11对包括具有虚拟图案的布线层的半导体装置加以说明(例如，参照专利文献1)。图10为表示现有半导体装置的结构的平面图。并且，图11为表示现有半导体装置的结构的放大剖面图，具体地说，为图10所示的XI-XI线的剖面图。

如图10所示，在半导体芯片600上形成有最上层布线功率电极629，在半导体芯片600上的周缘部形成有最上层布线接合垫(bondingpad)630。

如图11所示，在半导体衬底601上形成有栅电极602、602a、602b，在半导体衬底601中的位于栅电极602、602a、602b的侧方之下的区域中形成有源极·漏极区域603、603a、603b。

在半导体衬底601上形成有覆盖栅电极602、602a、602b的绝缘膜604，在绝缘膜604形成有与源极·漏极区域603电连接的接触柱塞(contact plug)605、以及与栅电极602电连接的接触柱塞606。

在绝缘膜604上形成有由第一绝缘膜607，布线608、609、610，和第一虚拟图案611构成的第一布线层。具体地说，如图11所示，在第一绝缘膜607形成有与接触柱塞605电连接的布线608、与接触柱塞606电连接的布线609、以及与内部电路(无图示)电连接的布线610。并且，在第一绝缘膜607的布线非形成区域(即，第一绝缘膜607中的没有布线608、609、610存在的区域)中均匀地配置有第一虚拟图案611。

在第一布线层上形成有第一层间绝缘膜612，在第一层间绝缘膜612形成有与布线608电连接的接触柱塞613、以及与布线610电连接的接触柱塞614。

在第一层间绝缘膜612上形成有由第二绝缘膜615，布线616、617、618，和第二虚拟图案619构成的第二布线层。具体地说，如图11所示，在第二绝缘膜615形成有与接触柱塞613电连接的布线616、与接触柱塞614电连接的布线617、以及与内部电路(无图示)电连接的布线618。并且，在第二绝缘膜615中的布线非形成区域(即，第二绝缘膜615中的没有布线616、617、618存在的区域)中均匀地配置有第二虚拟图案619。

在第二布线层上形成有第二层间绝缘膜620，在第二层间绝缘膜620形成有与布线616电连接的接触柱塞621、以及与布线618电连接的接触柱塞622。

在第二层间绝缘膜620上形成有由第三绝缘膜623，布线624、625，和第三虚拟图案626构成的第三布线层。具体地说，如图11所示，在第三绝缘膜623形成有与接触柱塞621电连接的布线624、以及与接触柱塞622电连接的布线625。并且，在第三绝缘膜623中的布线非形成区域(即，第三绝缘膜623中的没有布线624、625存在的区域)中均匀地配置有第三虚拟图案626。

在第三布线层上形成有第三层间绝缘膜627，在第三层间绝缘膜627形成有与布线624电连接的接触柱塞628。

在第三层间绝缘膜627上形成有与接触柱塞628电连接的最上层布线功率电极629、以及最上层布线接合垫630。在第三层间绝缘膜627上形成有覆盖功率电极629且露出接合垫630的导线接触部分的钝化(passivation)膜632。

象这样，如图11所示，现有半导体装置包括与形成的膜厚较厚且宽度较宽的功率电极629电连接的功率晶体管(功率器件)Tr、和形成在半导体衬底601上的多个晶体管Tr1、Tr2(另外，为了简单，在图11中，仅用两个晶体管作为代表表示了出来)。

根据现有半导体装置，如图11所示，由于在各绝缘膜607、615、623的布线非形成区域中均匀地配置有虚拟图案611、619、626，因此在对各层间绝缘膜612、620、627进行化学机械研磨时，能够缓和因布线图案密度的不同而产生的应力集中。