[发明专利]用以快速编程非易失性存储器的方法与装置

说明书

技术领域

本发明涉及非易失性存储器，更确切地说，本发明涉及对非易失性存储器进行编程。

背景技术

例如快闪存储器、电荷捕捉存储器、纳米晶体存储器与可编程电阻存储器的非易失性存储器，可通过施加一个栅极电压至每一个存储单元的字线而被存取。在编程操作期间，字线电压必须被充电，以具有足够导致电荷移动的大小而构成存储单元的电荷储存结构。当该字线电压已充电至编程电压时，则与待编程的存储单元相对应的位线造成了这些存储单元的编程。为了执行编程验证，设定该字线电压至编程验证电压，且验证这些编程存储单元的值。

在将字线电压充电或放电至适当编程或编程验证电压时，具有相当大电容的长字线的非易失性存储器阵列遭受相当长的延迟。除了该延迟或字线传输时间之外，由于由该长字线存取的存储单元的数目的原因，对由该字线存取的存储单元进行编程与编程验证也需花费相当长的时间。

因此，有必要减少编程非易失性存储器的时间。

发明内容

本发明的一个目的在于提供一种编程非易失性存储器集成电路的方法。

响应于所述非易失性存储器集成电路接收到用以对一组与由单一字线存取的非易失性存储单元基本上对应的多个非易失性存储单元进行编程的指令的所述非易失性存储器集成电路，所述非易失性存储器集成电路执行下列步骤：

经由第一字线，编程该组非易失性存储器的第一部分；以及

经由第二字线，编程该组非易失性存储器的第二部分。

在各种实施例中，其中该组所划分数目可为两个、三个、四个或更多个，假使划分该组为三个或更多部分，则本发明的步骤是指所述三个或更多部分中的两个。

假使该组被划分为两个部分，则该第一部分与该第二部分每一个都约为由该单一字线存取的非易失性存储单元的数目的一半，假使该组被划分为三个部分，则该第一部分与该第二部分每一个都是由单一字线存取的非易失性存储单元的数目的约三分之一。一般来说，假使该组被划分为N个部分，则该第一部分与该第二部分每一个都为由该单一字线所存取的非易失性存储单元的数目的约N分之一，其中N为3或大于3的整数，则采用N编程步骤(部分在相同时间或部分在不同时间)来编程与由单一字线存取的一组非易失性存储器相对应的一组非易失性存储单元。不然的话，即使该组被划分为N个部分，其中N为3或大于3的整数，这些实施例之一为编程所述N个部分中的两个部分。

这些实施例之一包括，在经由第一字线编程期间，至少部分地充电该第二字线至编程电压。

这些实施例之一包括，在经由该第二字线编程期间，容许至少部分地由第一字线存取的编程电压能短暂地改变至编程验证电压。

这些实施例之一包括，经由该第一字线对该组的第一部分进行编程验证，且经由该第二字线对该组非易失性存储器的第二部分进行编程验证。另一实施例包括，响应于经由第一字线的编程验证的失败，至少经由该第一字线重复编程或经由该第一字线编程验证。另一实施例包括，响应于经由该第二字线编程验证的失败、经由该第二字线至少重复编程，且经由该第二字线编程验证。另一实施例包括，响应于经由该第一字线的编程验证与经由该第二字线的编程验证中一个或两个的失败。且至少重复下列步骤：经由该第一字线编程、经由该第二字线编程、经由该第一字线的编程验证且经由该第二字线的编程验证。

这些实施例之一包括，在经由该第一字线编程之前，在该组非易失性存储单元的第一部分中接收将编程的数据，且其后，在具有第一容量的缓冲器中，缓冲所述已接收数据，其中，所述第一容量小于由单一字线存取的这些非易失性存储器数目的第二容量。

这些实施例中另一个包括，在经由该第二字线编程之前，在该组非易失性存储单元的第二部分中接收将编程的数据，且其后，在具有第一容量的缓冲器中缓冲该已接收数据，其中，所述第一容量小于由单一字线存取的这些非易失性存储器数目的第二容量。

本发明的另一目的为编程非易失性存储器集成电路的另一种方法。

响应于该非易失性集成电路接收到用以编程一组非易失性存储单元的指令，该非易失性存储器集成电路执行下列步骤：

经由第一字线编程该组非易失性存储单元的第一部分；以及

经由第二字线编程该组非易失性存储单元的第二部分。

这些实施例之一包括，该第一部分与该第二部分每一个都约为由单一字线存取的非易失性存储单元的数目的一半。

这些实施例之一包括，在经由该第一字线编程期间，充电至少部分的该第二字线至编程电压。

这些实施例之一包括，在经由该第二字线编程期间，容许在第一字线上至少部分的编程电压下降至编程验证电压。