[发明专利]一种光刻系统掩模邻近效应校正方法

说明书

技术领域

本发明涉及光刻系统掩模邻近效应校正方法，特别涉及ArF光刻系统中65nm及以下节点的掩模邻近效应校正方法。

背景技术

光学光刻的分辨率在逐步提高，伴随着光刻特征尺寸的逐步缩小，邻近效应更为明显，而传统的邻近效应校正存在着校正精度不足或者在某些图形结构应用时无法满足要求的情况。以T型图形结构为例，X向图形存在明显的线端缩短效应，且传统的邻近效应校正方法在校正精度以及空间尺寸上无法满足要求，迫切需要新的邻近效应校正方法。

目前，为提高T型结构等类似图形成像的分辨率，避免相位冲突问题，65nm及以下节点采用为双曝光或者掩模偏振的方法。

目前传统的T型结构成像及相应解决方案见参考文献：

(1)Chiang,C，Kahng,A.B.，Sinha，S Xu，X.，Fast and efficient phase conflict detection andcorrection in standard-cell layouts，ICCAD，IEEE.P149-156，2005

(2)Piotr Berman，Andrew B.Kahng，Devendra Vidhani，Optimal Phase Conflict Removalfor Layout of Dark Field Alternating Phase Shifting Masks,IEEE TRANS on CAD of integratedcircuits and systems，Vol.19,No.2,P175-187,2000

以上文献涉及的是相位冲突的问题，但是目前国内外尚无明确的在邻近效应校正过程中引入相移的概念。而对于相位冲突问题，目前得解决办法主要是两种，其结构示意图如图1a和b所示。图1a采用的是偏振掩模的方式在一定程度上抑制相位冲突问题，但是偏振掩模的制作及其复杂，且无法从本质上消除相位冲突的问题；图2b采用的是双曝光的办法，将掩模板X向及Y向图形分割在两块掩模板上，分两次曝光实现。双曝光从本质上避免了相位冲突的问题，却增加了光刻的工艺步骤，降低了产率，且两次曝光图形之间的重叠精度不易控制，成品率降低。

随着集成电路的蓬勃发展，器件的缩小化与集成化成为必然趋势。在集成电路制造过程中，光刻步骤成为决定元器件性能的关键。在图形从掩模板到硅片转移的过程中，一些图形会发生诸如边角圆化(Corner Rounding)，图形线端缩短效应(Line-end Shortening)以及线宽被增大或减小的现象，这被称之为光学邻近效应(Optical Proximity Effect)。

光学邻近效应的产生，主要是由于光学因素，例如光线穿过掩模板所产生的干涉，掩模板工艺，基片的不平整所产生的反射光等。为了防止/减小光学邻近效应带来的关键尺寸误差(Critical Dimension Variation)，需要进行光学邻近效应校正。通过对掩模图形的预畸变，最终达到使硅片端图形符合设计要求的目的。

通常的邻近效应校正的主要方法是在主要图形的端角加入衬线或者是在线条的末端加入锤头(Hammerhead)来修正的。但是随着集成度的不断提高，图形尺寸及图形之间的距离进一步缩小。此时传统的邻近效应校正在设计规则下遇到了困难。即使是在图形线端加入衬线或者锤头，线端缩短效应也无法有效避免，如图2a所示。为此只能增大衬线或者锤头的尺寸，但在图形间距较小时，过大的OPC(光学邻近效应修正)不仅无法达到其目的，反而会使得线条互联现象出现，如图2b所示。

发明内容

本发明需要解决的技术问题是：克服某些IC设计中掩模布局的不足，如X及Y向图形同时存在带来的图形对联及强相移掩模技术无法应用，提出一种掩模图形邻近效应校正方法，本发明通过添加相移式邻近效应，提高图形成像逼真度，特别是ArF光刻系统中65nm及以下节点的掩模。

本发明所采用的技术方案是：在传统二元掩模的基础上，通过添加零度及180度可变透过率的OPC(光学邻近效应修正)分割图形，通过一定的优化，最终提高光刻系统硅片端图形逼真度。