[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。

背景技术

当前，业界已公知，存在下述的压电阻效应：在半导体膜层中产生应力，可造成膜层内晶格间隔发生变化，继而导致衬底内能带结构发生变化，进而使载流子迁移率发生变化。载流子迁移率是变大还是变小，根据衬底的面方向、载流子的移动方向和应力类型的差别而不同，所述应力类型包含拉应力和压应力。例如，在以(100)面为主面的硅衬底内，在载流子的移动方向为(011)方向时，在载流子为电子的情况下，如果在沟道区的电子移动的方向上产生拉应力，则载流子的迁移率提高；在载流子为空穴的情况下，如果在沟道区的空穴移动的方向上产生压缩应力，则载流子的迁移率提高；载流子的迁移率提高的比例与应力的大小相关。由此，业界普遍采用对半导体膜层施加应力的工艺，以提高载流子迁移率。

但是，由于漏电流的存在，器件不工作时也会造成功率的浪费，会导致器件工作时间的缩短，因此，在提高载流子迁移率的前提下，减小器件的漏电流成为业界致力解决的主要问题。

2007年1月17日公开的公开号为“CN 1897303A”的中国专利申请中提供了一种半导体装置及其形成方法，如图1所示，所述半导体装置包括基底18，栅极电极21形成于基底18上，栅极间隔物30(包含第一间隔物30a和第一间隔物30b)形成于栅极电极21的两侧，源/漏极区域36形成于基底18中，以及导电区域38形成于源/漏极区域36上，导电区域38包括第一导电区域38a以及第二导电区域38b，其中第二导电区域38b形成于第一导电区域38a以及栅极间隔物30之间，第一导电区域38a的顶部表面是低于第二导电区域38b的顶部表面，且上述二顶部表面相差一台阶的高度，即具有交界面38c；其中，省略描述栅极介电层20、轻掺杂区22、浅沟槽隔离区24、阻挡层40、沟道区域43以及交界面38c与源/漏极区域的结合点44。即，该方法通过在导电区域形成凹陷，以提升沟道区域中的拉应力的方式，实现降低器件漏电流的目的。但是，形成的半导体装置具有更多尖角结构，在后续制程中易引发不希望的漏电/静电效应。

发明内容

本发明提供了一种半导体器件，可在不改变器件导电沟道区内应力的条件下，降低器件的漏电流；本发明提供了一种半导体器件形成方法，可形成不改变器件导电沟道区内应力，且降低了器件漏电流的半导体器件。

本发明提供的一种半导体器件，包括：半导体基底，所述半导体基底中具有源区、漏区及位于所述源区和漏区之间的导电沟道区；位于所述半导体基底上的栅极、环绕所述栅极的侧墙；以及，覆盖所述半导体基底、栅极及侧墙的钝化层，包含所述钝化层的器件的导电沟道区内具有确定的应力；所述钝化层包括第一钝化层和第二钝化层，所述第一钝化层和第二钝化层相接，所述第一钝化层具有第一应力，所述第二钝化层具有第二应力。

可选地，所述第一钝化层和所述第二钝化层具有同一应力类型；可选地，所述应力类型包含拉应力或压应力；可选地，所述第一钝化层具有第一应力类型；所述第二钝化层具有第二应力类型；可选地，所述第一应力类型为拉应力时，所述第二应力类型为压应力；所述第一应力类型为压应力时，所述第二应力类型为拉应力。

本发明提供的一种半导体器件，包括：半导体基底，所述半导体基底中具有源区、漏区及位于所述源区和漏区之间的导电沟道区；位于所述半导体基底上的栅极、环绕所述栅极的侧墙，以及，覆盖所述源区和漏区的钝化层，包含所述钝化层的器件的导电沟道区内具有确定的应力；所述钝化层包括第一钝化层和第二钝化层，所述第一钝化层和第二钝化层分别覆盖所述源区及漏区，所述第一钝化层具有第一应力，所述第二钝化层具有第二应力。

可选地，所述第一钝化层和所述第二钝化层具有同一应力类型；可选地，所述应力类型包含拉应力或压应力；可选地，所述第一钝化层具有第一应力类型；所述第二钝化层具有第二应力类型；可选地，所述第一应力类型为拉应力时，所述第二应力类型为压应力；所述第一应力类型为压应力时，所述第二应力类型为拉应力。

本发明提供的一种半导体器件形成方法，包括：

提供半导体基底；

在所述半导体基底上形成栅极以及环绕所述栅极的侧墙；

在所述半导体基底内形成源区和漏区；

形成覆盖所述半导体基底、栅极及侧墙的第一钝化层，所述第一钝化层具有第一应力；

图形化所述第一钝化层；

形成覆盖图形化后的所述第一钝化层及部分所述半导体基底、栅极及/或侧墙的第二钝化层，所述第二钝化层具有第二应力；