[发明专利]半导体集成电路及其制造方法

说明书

技术领域

本发明有关于半导体技术，且特别有关于低介电常数层(low-k dielectriclayer)中的内连线结构及其制造方法。

背景技术

镶嵌工艺(damascene process)已经广泛用来制作半导体元件的内连线，其工艺包括在金属间介电层(IMD)中形成内连线沟槽与介层窗，然后在其中填入导电材料如铜或铝。近年来由于元件尺寸持续缩小，内连线之间的阻容延迟(RC delay)也日益严重。为了降低阻容延迟，目前已大多使用铜来取代传统的铝，以降低内连线的电阻。另一方面，传统的介电材料也被低介电常数材料取代以进一步降低阻容延迟。一般而言，低介电常数材料是指介电常数小于约3.9的材料，其中3.9大约是传统介电材料(如氧化硅)的介电常数的下限值。

在镶嵌工艺中，先将低介电常数层沉积在蚀刻停止层上，然后沉积覆盖层在低介电常数层上。接着，形成图案化光致抗蚀剂定义出介层窗及/或内连线沟槽的区域，然后对覆盖层与低介电常数层进行蚀刻。蚀刻完毕后，将上述光致抗蚀剂去除。

然而，上述蚀刻或去除光致抗蚀剂层的步骤可能会伤害介层窗及/或内连线沟槽的侧壁，而使低介电常数层的介电常数升高到接近传统的介电层(如氧化硅)，造成阻容延迟的增加。为解决上述问题，公知技术是用额外的工艺步骤修复受损部分以回复原本的低介电常数，但此方法的效果有限。

发明内容

鉴于上述现有技术的不足，提出本发明。

本发明提供一种半导体集成电路的制造方法，包括下列步骤：形成低介电常数层于半导体基底上；形成介电覆盖层于该低介电常数层上；以等离子体蚀刻进行第一蚀刻程序，形成第一开口于该介电覆盖层且形成第二开口于该低介电常数层中，其中该第一开口与该第二开口的宽度大抵等于第一尺寸；以等离子体蚀刻或非等离子体蚀刻进行第二蚀刻程序，蚀刻该第二开口的侧壁，使得该第二开口的宽度大于该第一尺寸。

如上所述的半导体集成电路的制造方法，其中在进行该第一蚀刻程序之前还包括：形成图案化光致抗蚀剂层于该介电覆盖层上，该图案化光致抗蚀剂包括第三开口，其宽度大抵等于该第一尺寸；其中该第一蚀刻程序经由该第三开口蚀刻出该第一开口与该第二开口。

如上所述的半导体集成电路的制造方法，其中该介电覆盖层的介电常数大于约2.8。

如上所述的半导体集成电路的制造方法，其中该低介电常数层的介电常数小于约2.5。

如上所述的半导体集成电路的制造方法，其中以湿蚀刻方式蚀刻该第二开口的侧壁。

如上所述的半导体集成电路的制造方法，其中以干蚀刻方式蚀刻该第二开口的侧壁。

如上所述的半导体集成电路的制造方法，其中以氢氟酸溶液蚀刻该第二开口的侧壁。

如上所述的半导体集成电路的制造方法，其中该第二蚀刻程序在该第二开口的顶部边缘留下残余部分。

如上所述的半导体集成电路的制造方法，还包括：在该第二开口中形成阻挡层；在该阻挡层上形成导电金属填入该第二开口与该第一开口中；以及

研磨该导电金属至少直到露出该介电覆盖层。

本发明还提供一种半导体集成电路，包括：低介电常数层，位于半导体基底上；导体，埋设于该低介电常数层中；该导体具有至少一个弧形或钝状的边缘部分。

本发明还提供一种半导体集成电路，包括：低介电常数层，位于半导体基底上；介电覆盖层，位于该低介电常数层上；导体，具有埋设于该低介电常数层中的第一部分与埋设于该介电覆盖层中的第二部分；该导体具有至少一个边缘部分为弧形或钝状，该边缘部分位于第一部分与第二部分的交界处。

如上所述的半导体集成电路，其中该第二部分的宽度小于该第一部分的宽度而形成颈部区。

如上所述的半导体集成电路，其中该导体具有弧形或钝状的底部边缘。

如上所述的半导体集成电路，其中该介电覆盖层的介电常数大于约2.8。

如上所述的半导体集成电路，其中该低介电常数层的介电常数小于约2.5。

本发明能够以维持材料的低介电常数的方式来形成内连线结构。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下。

附图说明

图1A至图1F为一系列剖面图，用以说明本发明实施例在低介电常数层中形成内连线结构的流程。

图2A至图2D显示图1C至图1F的详细制作流程。

图3A至图3B显示以本发明的制造工艺所形成的一种多层内连线结构。