[发明专利]混合数据存储的方法和装置

说明书

技术领域

本公开总体涉及数据存储设备。更具体地，本公开涉及用于平衡低延迟(latency)存取和高密度数据存储的混合数据存储的方法和设备。

背景技术

存储器瓶颈是关于现代计算机系统的速度和处理能力的重大问题。制造商继续增加处理器时钟速度、总线速度和带宽以及存储器容量，以提高系统性能，但是处理器不能比存储器能够存取命令以将命令发送到处理器更快地执行命令。因此，如果不能如处理器能够执行指令一样迅速地存取存储器，则尽管所增加的时钟及总线速度和总线带宽，处理器仍将停顿(stall)，从而大大影响系统的整体性能。

在很多这种系统中经常使用高速缓冲存储器，或高速缓存，以相对成本有效(cost-effective)的方式来缓解该问题并增加性能。如今所采用的两种主要类型的固态存储器是静态随机存取存储器(SRAM)以及动态随机存取存储器(DRAM)。概念上，使用触发器(flip-flop)作为存储设备实现SRAM，并且使用电容器作为存储设备实现DRAM。SRAM被看作是静态的，因为其不需像DRAM那样被更新(refresh)。泄漏电流减少由DRAM存储的电荷，所以需要定时地更新DRAM。

SRAM与DRAM都提供随机存取能力，并且对于其他系统组件来说看起来基本等同，然而，SRAM具有更加低的初始延迟。例如，SRAM可以提供比DRAM的初始存取时间快大约十倍的初始存取时间。另外，SRAM的周期比DRAM的周期短得多，因为SRAM不需在存取之间的暂停。然而，这种更低的初始延迟和更短的周期的出现是以更低的存储密度和更高的功率消耗为代价的。例如，SRAM的功率消耗可以是DRAM的大约十倍。此外，SRAM比DRAM昂贵得多，例如，每比特大约贵十倍。

在SRAM还是DRAM的实施间的决定通常是在一方面是速度要求与另一方面是存储密度、物理空间、功率约束以及成本间的折衷。一般，在对于诸如高速缓冲存储器之类的存取速度重于其他考虑因素的系统中，实施SRAM，而在对于诸如主要存储器系统的高存储密度重于其他考虑因素的系统中，实施DRAM。

目前，计算机系统，从服务器到低功率嵌入处理器，典型并入SRAM作为第一级高速缓存L1，并经常作为第二和第三级高速缓存L2和L3。在处理器硅片(die)上或附近典型地并入L1和L2高速缓冲存储器，使被频繁存取的数据和指令的存储能够接近处理器的执行单元，以最小化存取延迟。理想地，在用于指令执行的时间接近时，该指令及对应的数据被从更远的主存储器或L3高速缓存移动到L2高速缓存。然而，SRAM作为高速缓存的并入，损失了更高密度的存储。

计算机系统也并入DRAM作为主存储器。该主存储器担当用于从诸如硬盘驱动、紧致盘、远程系统等的甚至更高的延迟的、大量或大容量(bulk)存储设备存取的数据和指令的缓冲器。尽管很多改进已经增加了从DRAM的数据突发(bursting)速度，但初始延迟可能很大，因而为了更高密度的存储，用于主存储器的DRAM的并入牺牲了较低的初始存取时间，这可能显著影响整体的系统性能。

发明内容

以上所标识的问题很大程度上由在此所提供的响应于事件来从系统收集数据的方法与设备解决。一个实施例包括存取在存储器中的数据的方法。该方法可以包括：由存储器控制器标识与写请求关联的数据的第一部分；由存储器控制器在第一存储器设备中存储该数据的第一部分；以及由存储器控制器在第二存储器设备中存储该数据的第二部分。第一存储器设备具有比第二存储器设备的初始存取延迟短的初始存取延迟，并且第一部分和第二部分的存储位置具有连续的存储地址。

另一实施例包括存取数据的设备。该设备可以包括：第一种存储器设备；第二种存储器设备；以及与第一种存储器设备及第二种存储器设备耦合的存储器控制器。该存储器控制器将响应于写请求而将与写请求关联的数据写到第一种存储器设备与第二种存储器设备。该存储器控制器还响应于对于该数据的读请求而在与第二种存储器设备中的数据的第二部分的存取关联的初始延迟期间从第一种存储器设备读取该数据的第一部分，并且给用于该数据的第一部分与该数据的第二部分的存储位置分配连续的存储地址。