[发明专利]集成电路结构及其形成方法

说明书

技术领域

本发明涉及一种集成电路，且特别是有关于一种含硼及/或含磷的硅酸盐玻璃下方介电层的形成。

背景技术

在先进的集成电路中，半导体组件形成在半导体衬底之上，并通过金属化层相互连接。其中金属化层是通过接触插塞(Contact Plugs)与半导体组件内连接。同时，外部焊垫也通过接触插塞与半导体组件连接。

而不同金属化层则是由介电层彼此分隔。另外，金属化层又通过层间介电层(Inter-Layer Dielectric Layer；ILD Layer)与有源器件(active devices)分隔。而传统的介电层及一部分的层间介电层，通常是由硼磷硅酸盐玻璃(Boronphosphosilicate Glass；BPSG)所形成。

请参照图1，图1是一传统晶体管4的结构剖面图。其中晶体管4包括形成在半导体衬底2表面的栅极16和源/漏极区14。层间介电层10则形成在晶体管4上。形成在层间介电层10中的接触插塞6则用来将栅极16和源/漏极区14电性连接至金属化层8中的金属线7。一般而言，接触插塞6的形成，包括在层间介电层10中形成开口，并且以钨插塞填充这些开口。接着进行一单镶嵌(Single Damascene)工艺以形成金属化层8。

随着集成电路尺寸的缩小，层间介电层10的形成遇到了瓶颈。由于位于晶体管间的开口的高宽比(Aspect Ratio)增加，使得层间介电层10的开口填充难度增加。特别是在栅极结构的上方角落18，硼磷硅酸盐玻璃在此处的沉积速度较位于栅极16中间区的沉积速度快，孔洞11因此而产生。这种状况在使用90nm或小于90nm的尺寸技术所形成的集成电路中更严重。同时，硼和磷倾向聚集在硼磷硅酸盐玻璃的层间介电层10的底部。当对层间介电层10进行蚀刻以形成接触开口时，会在硼磷硅酸盐玻璃的层间介电层10产生横向蚀刻现象。而且硼磷硅酸盐会穿过衬底进入组件，进而造成电性偏移(ElectricalProperty Shift)，甚至造成组件失效。

因此有需要提供一种新的介电结构及其形成方法，以解决上述问题。

发明内容

本发明所要解决的技术问题在于提供一种集成电路结构及其形成方法，可避免现有技术中在蚀刻介电层中出现的横向蚀刻现象。

为了实现上述目的，本发明提供一种形成集成电路结构的方法。该方法包括：提供一表面；对该表面进行一离子化氧处理，其中该离子化氧处理为一增加表面负电性的表面活化处理；使用包括一第一含氧气体和四乙氧基硅烷(Tetraethoxysilane；TEOS)的一第一工艺气体来形成包含有氧化硅的一起始层，其中第一工艺气体的该第一含氧气体和四乙氧基硅烷的流速比大于8，该起始层形成在该表面的上方；以及在该起始层上形成一硅酸盐玻璃。

为了实现上述目的，本发明还提供一种形成集成电路结构的方法。该方法包括：提供半导体衬底；对该半导体衬底的表面进行一离子化氧处理，其中该离子化氧处理为一增加表面负电性的表面活化处理；再使用包括第一含氧气体和四乙氧基硅烷(Tetraethoxysilane；TEOS)的第一工艺气体，在半导体衬底之上形成起始层，其中第一含氧气体和四乙氧基硅烷的流速具有一个大于8的第一比值，该起始层形成在上述该半导体衬底的表面的上方；再使用包括第二含氧气体和四乙氧基硅烷的第二工艺气体，在起始层上形成缓冲层，其中第二含氧气体和四乙氧基硅烷的流速具有一个第二比值，且第一比值实质大于第二比值；并在缓冲层上形成硼磷硅酸盐玻璃。

为了实现上述目的，本发明还提供一种形成集成电路结构的方法。该方法包括：提供半导体衬底，并在半导体衬底的上表面形成一晶体管。其中形成晶体管的步骤包括形成一个在半导体衬底上的栅极堆栈，并在栅极堆栈的侧壁上形成栅极间隙壁，形成源/漏极区以邻接栅极堆栈，在源/漏极区上形成源/漏极金属硅化物(Silicide)区。该方法还包括提供离子化臭氧，以增加位于该衬底上方暴露于外的多个材料表面的负电性，并活化位于半导体衬底上的材料的暴露表面；使用包括第一含氧气体和四乙氧基硅烷的第一工艺气体，在半导体衬底之上形成起始层，其中第一含氧气体和四乙氧基硅烷的流速具有一个大于8的第一比值；再使用包括第二含氧气体和四乙氧基硅烷的第二工艺气体，在起始层上形成缓冲层，其中第二含氧气体和四乙氧基硅烷的流速具有一个小于3的第二比值；形成一个包括硼磷硅酸盐玻璃的层间介电层，其中缓冲层位于起始层和层间介电层之间，并且与该二者邻接。