[发明专利]具有沟槽边缘终端结构的半导体器件

说明书

技术领域

本发明大体涉及半导体器件，以及更具体地，涉及超结(superjunction)器件及其制备方法。

背景技术

半导体芯片制造商引进了超结金属氧化物场效应晶体管(MOSFET)作为能够平衡在导通状态的电阻(Rdson)和击穿电压(BVdss)之间的临界关系的器件。在n-沟道超结MOSFET中，传统的轻掺杂n型外延区由较重掺杂的n型外延区代替。重掺杂p型柱(column)接着在重掺杂n型外延区中形成，以沿着外延层的厚度产生p型和n型材料的交替的柱或区域。在导通状态中，传导电流流过n型柱以减小Rdson。在截止状态期间，p型和n型柱耗尽或互相补偿以维持高的BVdss。对于p沟道器件，上述传导类型相反。

尽管与传统器件相比，超结器件提供较低的Rdson并维持较高的BVdss，但是关于超结结构依然存在几个难题。例如，用在这些结构中的较重掺杂的外延层使边缘终端(edge termination)结构更加复杂，因为诸如浮环(floating ring)和场板(field plate)的传统终端结构(termination structure)不像它们对较轻掺杂的外延层那样保持所需要的击穿电压。

因此，需要更加密切地配合超结有源单元结构的终端结构及制备方法。期望这样的终端结构和方法保持处理的简单性并维持所需要的BVdss。

附图说明

图1示出了超结器件的第一实施例的放大的部分横截面视图；

图2示出了超结器件的可选实施例的放大的部分横截面视图；以及

图3示出了超结器件的俯视图。

具体实施方式

一般，以下说明涉及用于制备半导体器件的结构和方法，该半导体器件包括降低其导通电阻并增加其击穿电压的终端结构和有源结构。应该理解，终端结构还被称为驰豫区(relaxation region)，因为它们降低了在半导体器件的边缘的电场效应。更具体地，以下说明涉及一种具有与超结结构合并的场终端结构的半导体器件，该超结结构帮助降低渗漏和导通电阻，并帮助保持或提高击穿电压。

为了容易理解，附图中的元件不必按比例绘制，并且在几个附图中始终在相称的地方使用相同的元件标号。为了在附图中清楚起见，器件结构的掺杂区或区域可以示为具有通常的直线边缘和精确的拐角。然而，本领域的技术人员应该理解，由于掺杂物的扩散和活化作用，掺杂区的边缘通常不是直线，并且角不是精确的角度，而且一般呈圆形。尽管以下的讨论描述n沟道器件，本发明也适合可通过颠倒所述层和/或区域的传导类型而形成的p沟道器件。

此外，本发明的器件可以包括多个主体或基极设计(其中，主体或基极区为多个分离的区域)、或者单个主体或基极设计(其中，主体或基极区包括以延伸图案例如以螺旋形图案形成的单个区域)。然而，为了容易理解，在整个说明中将本发明的器件描述为多个主体设计。应该理解，意图是本发明包括多个主体设计和单个主体设计。

图1示出了根据第一实施例的绝缘栅极场效应晶体管(IGFET)、MOSFET、超结器件或开关器件或单元10的放大的部分横截面视图。作为样例，器件10为很多这样的器件之一，其与逻辑电路和/或其他元件集成进半导体芯片中作为功率集成电路的一部分。可选地，器件10为很多这样的器件之一，其集成在一起以形成分离的晶体管器件。作为进一步的样例，器件10包括MOSFET、IGBT、MOS栅控晶闸管(MOS-gated thyristor)等。

器件10包括半导体材料11，半导体材料11包括例如具有在大约0.001至大约0.005ohm-cm的范围内的电阻率的n型半导体基底(例如，硅)12，并且可以掺杂有砷。在所示的实施例中，以及作为样例，基底12提供漏极接触。当器件10配置成IGBT或MOS栅控晶闸管时，半导体基底12包括p型传导性。器件10还包括用于形成有源器件103的有源区101和用于形成终端结构104的终端区102。