[发明专利]高压CMOS器件及其制造方法

说明书

背景技术

图1A至1F所示为现有技术制造高压CMOS器件的方法的过程示意图。

参见图1A，焊盘氧化物膜2较薄地形成在掺杂有杂质离子的半导体衬底1上。焊盘氧化物膜2典型地形成为200至300的厚度。

参见图1B，为了形成用于形成下面将描述的高压深阱的光致抗蚀剂图案，在焊盘氧化物膜2上形成掩膜。然后，使用掩膜通过蚀刻包括焊盘氧化物膜2的半导体衬底1表面的部分区域，形成光学对准标记3(photo align key)。

参见图1C，基于光学对准标记3使光致抗蚀剂图案P1对准，并使其形成在焊盘氧化物膜2上。

参见图1D，通过利用光致抗蚀剂图案P1作为掩膜在衬底上注入杂质离子，形成高压深阱区域4，然后将光致抗蚀剂图案P1剥离。

参见图1E，通过移除焊盘氧化物膜2并进行LOCOS处理，在半导体衬底1的预定区域形成隔离区域5。

参见图1F，通过将杂质离子注入到其中形成有隔离区域5的半导体衬底1的深阱区域4中，形成逻辑阱(logic well)区域6。

在半导体衬底1上层叠掺杂有杂质离子的栅极氧化物膜和多晶硅并形成图案。

其后，通过形成绝缘膜并在其上进行毯式蚀刻(blanket etch)，在栅极氧化物膜和多晶硅的侧面上形成隔离物(spacer)。栅极氧化物膜，多晶硅和隔离物统称为“栅极结构7”。

通过利用栅极结构7作为注入掩膜注入杂质离子，形成源极和漏极区域8。

现有技术中制造高压CMOS器件的方法涉及形成用于在半导体衬底上产生光学对准标记的掩膜，以形成用于形成高压深阱区域的光致抗蚀剂图案的步骤。由于该掩膜除了产生光学对准标记的作用外不执行其它功能，因此还得增加其他的掩膜，结果，导致工艺复杂并且制造成本增大。

发明内容

本发明实施例提供一种高压CMOS器件及其制造方法，由于不需要用于形成光学对准标记的单独的掩膜从而简化了制造步骤和降低了制造成本。

根据一个实施例的制造高压CMOS器件的方法包括：在半导体衬底上形成第一氧化物膜图案，以暴露半导体衬底的预定区域；在暴露的半导体衬底上形成第二氧化物膜图案；以及利用该第一氧化物膜图案作为掩膜进行离子注入和退火处理，形成高压深阱区域，其中通过退火使该第二氧化物膜图案扩散，以在高压深阱区域中产生台阶结构。

根据一个实施例的高压CMOS器件包括：半导体衬底；在半导体衬底上形成为具有台阶结构的高压深阱区域；形成在高压深阱区域中的逻辑阱区域；形成在半导体衬底上的隔离区域；形成在台阶结构的台阶产生区域中的隔离物；形成在半导体衬底上的栅极结构；以及在半导体衬底上在栅极结构边上形成的源极和漏极区域。

附图说明

本申请包括附图以进一步解释本发明，其被并入或构成本申请的一部分，并与说明书一起用于解释本发明的原理。在附图中：

图1A至1F为示出现有技术制造高压CMOS器件的方法的步骤图；以及

图2A至2F为示出根据本发明实施例制造高压CMOS器件的方法的步骤图。

具体实施方式

下文中，将结合附图对本发明的实施例进行具体描述。

在实施例的描述中，当将层(膜)、区域、图案、或结构描述为在衬底、层(膜)、区域、焊盘(pad)或图案“上/上面/上方/上部”或“下/下面/下方/下部)”时，其可以理解为是每一层(膜)、区域、图案或结构直接与每一层(膜)、区域、焊盘或图案接触的情况，或者也可以理解为表示它们被形成为有另外的层(膜)、另外的区域、另外的焊盘、另外的图案、或另外的结构夹在它们之间的情况。

图2A至2F为示出根据本发明实施例制造高压CMOS器件的方法的步骤图。

参见图2A，可以在掺杂有杂质离子的半导体衬底10上形成第一氧化物膜。这时，第一氧化物膜可被形成为3000至7000的厚度，这与现有技术相比较厚。在一个实施例中，第一氧化物膜被形成为大约5000的厚度。根据实施例，半导体衬底10可以是掺杂有P型或N型杂质离子的硅衬底。

然后，可以在第一氧化物膜上形成掩膜(未示出)。

接着，蚀刻第一氧化物膜以形成第一氧化物膜图案20。第一氧化物膜图案20的预定区域被开口以暴露衬底10的顶面。第一氧化物膜图案20可具有3000至7000的厚度(即为第一氧化物膜的厚度)。

参见图2B，可以在暴露的半导体衬底10上形成第二氧化物膜图案21。第二氧化物膜图案21可形成为600至1000的厚度。在一个实施例中，第二氧化物膜图案21可形成大约800的厚度。