[发明专利]运用自偏压电流触发技术以及源极端升压机制的静电放电保护电路/ESD

说明书

技术领域

本发明主要涉及静电放电保护电路。

背景技术

半导体集成电路(IC)一般容易受到静电放电事件的影响，这可能会损坏或摧毁IC。静电放电事件就是指由于静电所造成的电位差导致大量电流(正或负)于短期间内流过IC造成放电的现象。IC对于静电放电的耐受性可通过测试以下三种模型来决定：人体模型(HBM)、机器模型(MM)以及元件充电模型(CDM)。

为了开发用于电气以及电子零组件、组或设备(除电子引爆装置(electrically initiated explosive device)外)的静电放电保护的静电放电控制方案(Electrostatic Discharge Control Program)所制定的静电放电协会标准，ANSI/ESD-S20.20-1999(1999年8月4日)，提供了应用于该三种模型的静电放电感度测试。该人体模型代表从站立者的指尖放电至装置的导线。在该人体模型静电放电测试电路内，利用100皮法(pF)电容器代表人体的有效静电容量，通过切换组件以及代表人体有效阻抗的1,500欧姆串联电阻放电进入受测装置，此放电为上升时间2-10纳秒(nS)以及大约150nS脉冲周期的双指数(doubleexponential)波形。

该机器模型代表从诸如充电板组、充电缆线或自动测试器的导电臂这类项目的快速放电。机器的有效静电容量大约是200pF通过500纳亨(nH)电感器直接放电至装置，因为机器的有效阻抗大约是零。该放电为具有峰值电流大约3.8安培(A)而振荡频率大约16兆赫兹(MHz)的正弦衰减波形(Sinusoidal Decaying Waveform)。

该元件充电模型为当装置通过摩擦或静电处理获得电荷，然后突然接触接地物体或表面的现象。图1为说明元件充电模型现象的示意图。请参阅图1，大部分电荷都累积在基板(Substrate)内，包含该装置的基座(Base)、衬底(Bulk)或井(Well)，并且平均散布在该基板内。不像该人体模型和该机器模型，该元件充电模型包含装置本身变成已充电并放电至接地端的情况。其上升时间一般低于200皮秒(pS)，并且整个静电放电事件的发生时间少于2nS。放电期间电流强度可到达数十安培，这可能明显地大于该人体模型和该机器模型的电流。

因为该电荷主要储存在该基板内，输入级金属氧化物半导体(MOS)晶体管的栅极氧化物(Gate Oxide)可能容易受到充电装置静电放电损坏。图2为输入级反向器的传统静电放电保护电路图解电路图。请参阅图2，该静电放电保护电路包含静电放电箝制电路以及n型金属氧化物半导体(NMOS)晶体管Mn1，并且该输入级反向器包含p型金属氧化物半导体(PMOS)晶体管Mp5以及NMOS晶体管Mn5。设计了该静电放电保护电路以用于该人体模型和该机器模型的静电放电保护，不过可能无法提供有效的该元件充电模型的静电放电保护给该输入级反向器。当由于输入导电垫片(Input Pad)接地导致该元件充电模型的静电放电发生时，由于负电荷所产生的该元件充电模型的静电放电电流I_ESD会让NMOS晶体管Mn5的栅极氧化物受损。类似地，由于储存于该基板内的正电荷所产生的该元件充电模型的静电放电电流也会让NMOS晶体管Mn5的该栅极氧化物受损。

目前已经有许多研究来保护IC免于该静电放电事件。在由Mergens等人在Proc.of IEEE CICC，2004，pp.251-254上发表标题为“Active-source-pump(ASP)technique for ESD design window expansionand ultra-thin gate oxide protection in sub-90nm Technologies”的论文当中，发现栅极至源极击穿电压(Gate-to-Source Breakdown Voltage)低于栅极至衬底击穿电压(Gate-to-Bulk Breakdown Voltage)。因此，已经提出在纳米级互补金属氧化物半导体(CMOS)技术内降低栅极至源极电压以避免栅极氧化物受到该元件充电模型的静电放电损坏的源极端升压法，来增强静电放电耐受程度。

发明内容