[发明专利]能够基于操作模式产生不同电压的电压产生电路

说明书

技术领域

本发明一般涉及用于操作非易失性半导体存储器件的电压产生电路和方法，具体而言，本发明涉及和诸如快闪存储器件之类的非易失性存储器一起使用的多电压产生电路，其被设计成选择性地产生不同类型的控制电压以用于非易失性存储器件的各种操作模式。

背景技术

通常，非易失性存储器件是具有存储单元的固态存储器件，所述存储单元能够在没有电源的情况下保留存储的数据，与之相反的是，不得不进行周期地刷新。存在各种类型的非易失性存储器，例如包括ROM(只读存储器)、PROM(可编程只读存储器)、EPROM(可擦可编程只读存储器)、EEPROM(电可擦可编程只读存储器)和快闪存储器(也称为快闪EEPROM)。在所述各种类型的非易失性存储器中，快闪存储器技术提供了高密度、低成本、高速数据读取和电可重编程非易失性存储器件的解决方案，其被广泛用于诸如嵌入式应用的各种应用当中。快闪EEPROM存储器件能够被设计为具有NOR型或NAND型快闪存储单元结构，如本技术领域已知的那样。与NOR型快闪存储器相比，NAND型快闪存储器提供了与动态RAM相似的集成度和存储容量，因而被广泛使用。

图1是具有传统结构的快闪存储器件(10)的示意性框图。一般地，快闪存储器件(10)包括高电压产生电路(100)、行译码器和控制电路(110)(或X译码器)、存储单元阵列(140)、页缓冲器(150)、列译码器(或Y译码器)和I/O缓冲器(160)以及编程控制器(170)。所述电压产生电路(100)包括：高电压(Vpp)产生器(101)、选择电压(Va)产生器(102)、编程电压(Vpgm)产生器(103)、通过电压(Vpass)产生器(104)以及读电压(Vread)产生器(105)，用于产生用来在编程、读取、擦除操作等期间操作快闪存储器的各种电压，如下所讨论的那样。

存储阵列(140)包括以多个行和多个列的矩阵形式排列的多个晶体管，且具有划分成多个(n个)存储块MB1～MBn(一般地，MBi)的多个存储单元。存储阵列(140)包括一组行控制线，其被应用于每个存储块MBi。例如，如图1所示，输入到存储块MB1的行控制线包括串选择线SSL、地选择线GSL和字线WL0～WL31。行控制电路块(110)通过施加在存储器编程操作、擦除操作或者读取操作中使用的驱动电压而选择性地激活行控制线SSL、WL0～WL31和GSL。

多条位线BL1～BLm(一般地，BLi)并行排列且延伸穿过阵列(140)的所有存储块MB1～MBn。每条位线BL1～BLm可操作地连接到页缓冲器(150)以及列译码器和I/O缓冲器块(160)，其实现已知功能和电路：读取存储在存储单元中的数据、判定编程操作期间存储单元的状态、控制对于各种操作模式的位线BLi的电位电平，以及存储要被存储到存储单元的数据或从存储单元读取的数据。编程控制器(170)产生控制信号以控制列控制和I/O缓冲器电路(150、160)、行控制电路(110)和高电压产生电路(100)的功能。

图1所示的存储阵列(140)具有NAND型快闪EEPROM存储结构，其中每个存储块MBi包括多个串行连接的浮置栅极EEPROM晶体管的串(或者，“NAND串”)，其连接到在每个存储块MB1～MBn中的相应的一条位线BL1～BLm上。为示例目的，在图1中只详细示出了一个存储单元块MB1，其具有多个NAND串，其在串选择晶体管SST(第一选择晶体管)的源极和地选择晶体管GST(第二选择晶体管)的漏极之间具有32个串行连接的EEPROM单元晶体管M0～M31。尽管图1描述了每个NAND单元是由32个EEPROM浮置栅极晶体管形成的一个实施例，但是NAND单元能够由例如8或16个存储单元形成。

对于每个NAND串，SST的漏极连接到相应的位线BLi上，且GST的源极连接到公共源极线CSL上。在这种情况下，每个NAND串连接在相应的位线BLi和CSL上提供的参考电位之间。选择线SSL公共地连接到在存储块MB1的同一行中的每个SST的栅极端，选择线GSL公共地连接到存储块MB1中的每个GST的栅极端。在每个NAND串中的EEPROM存储单元晶体管M0～M31的控制栅极公共地分别连接到字线WL0～WL31上。