[发明专利]一种静电放电防护电路

说明书

技术领域

本发明涉及一种静电放电防护电路。

背景技术

在互补式金属氧化物场效应半导体(MOSFET)集成电路中，静电放电(Electrostatic Discharge)现象已经引起人们广大的关注。在种类繁多的静电放电防护器件中，Gated MOSFET由于其防护能力较佳，设计较简单而受到广大设计者青睐。图1即为一种使用Gated MOSFET作为静电放电防护器件的电路示意图，其中输出端静电放电防护电路可以由电路本身的输出缓冲(output buffer)代替。以图1所示静电放电防护电路为例，进行静电放电测试时，其中测试组合PS(即接合垫5处接正向电压，VSS6接地，其他结脚悬浮的静电放电测试方式)以及ND(即接合垫5处接负向电压，正电压源VDD4接地，其他结脚悬浮的静电放电测试方式)所得的静电放电防护电压较低，从而限制了整个电路系统(chip)的静电放电防护能力。这是因为在PS测试模式下，起主要静电放电防护作用的器件是Gated NMOS，它主要是应用寄生的三极管来疏导静电放电所产生的大电流，其中其触发电压值(trigger voltage)大约为N+/P well二极管的反向击穿电压值，而这个值受到不同的工艺流程的限制。同理，在ND测试模式下，静电放电防护器件Gated PMOS的触发电压也受到不同工艺流程的限制。

在越来越先进的半导体工艺制程中(例如0.15um，0.13um，90nm等)，电源电压值越来越低，栅极氧化层厚度越来越薄，其击穿电压也越来越低。这样使得电路需要更精确的静电放电防护回路的触发电压值，并且对其的要求也越来越高。如何降低设计者的设计复杂度，同时通过降低触发电压来提高器件的静电放电防护能力，是目前所面临的技术问题。

发明内容

针对以上现有技术的缺陷，本发明的目的是提供一种静电放电防护电路，该静电放电防护电路设计简单，具有较低的且可调控的触发电压，同时具有更有效的静电放电防护能力。

基于本发明之上述目的及其他目的，本发明提出一种静电放电防护电路，其连接于正电压源VDD与接合垫之间，该静电放电防护电路包括：一列同向串联二极管，两端具有一正极及负极，其负极连接于接合垫；一电阻，连接于正电压源VDD与该列串联二极管的正极之间；一PMOS晶体管，其栅极与源极连接至正电压源VDD，漏极连接至接合垫，基极连接至该列串联二极管的正极。

所述电阻为PMOS晶体管的寄生电阻或附加电阻。

本发明还提出一种静电放电防护电路，连接于接合垫与接地端VSS之间，该静电放电防护电路包括：一列同向串联二极管，两端具有一正极及负极，其正极连接于接合垫；一电阻，连接于该列串联二极管的负极与接地端VSS之间；一NMOS晶体管，其栅极与源极连接至接地端VSS，漏极连接至接合垫，基极连接至该列串联二极管的负极。

所述电阻为NMOS晶体管的寄生电阻或附加电阻。

以上两种静电放电防护电路可以用于输入端、输出端和/或电源之间的静电放电防护。

采用本发明的技术方案，使晶体管的触发电压由串联二极管的数目决定，所以设计简单，在设计过程中可以使触发电压值低于P+/N阱或N+/P阱二极管的反向击穿电压，这样便大大提高了其静电放电防护能力。与现有技术相比，采用本发明的电路结构具有较低的可调控的触发电压，且具有更有效的静电放电防护能力。

下面结合附图，对本发明的具体实施方式作进一步的详细说明。对于所属技术领域的技术人员而言，从对发明的详细说明中，本发明的上述及其他目的、特征和优点将显而易见。

附图说明

图1为现有技术的静电放电防护电路示意图；

图2A为本发明第一实施例的静电放电防护电路示意图；

图2B为本发明第一实施例的静电放电防护电路工作状态示意图；

图3A为本发明第二实施例的静电放电防护电路示意图；

图3B为本发明第二实施例的静电放电防护电路工作状态示意图；

图4为本发明与现有技术的静电放电防护电路中的晶体管骤回特性曲线比较示意图。

图5为本发明另一较佳实施例的静电放电防护电路的示意图；

具体实施方式

下面结合附图对本发明做进一步说明。