[发明专利]一种大规模集成电路测试数据与测试功耗协同优化的方法

说明书

技术领域

本发明涉及的是大规模集成电路的技术领域。

背景技术

随着集成电路技术的飞速发展，集成电路的集成度越来越高，功能也越来越复杂，尤其是随着片上系统SOC的出现，集成电路测试面临越来越多的挑战。

这些困难一方面体现在随着集成电路复杂度的提高，集成电路测试所  需的数据量越来越大。例如龙芯2号芯片中，完成一个完整的测试大概需要2G位的测试数据，如果芯片中集成多个数字芯核，那么测试数据将更为庞大。由测试数据量剧增所带来的存储空间问题、多测试通道需求等无疑会增加集成电路的测试成本。另一方面，集成电路在测试中产生的功耗可能达到正常运行时功耗的2倍，产生这种现象一方面是由于在低功耗设计的芯片中一般只有少量的电路模块工作，而测试时则要电路中尽可能多的结点发生跳变。由于被测电路可能在测试过程中因功耗过大而被损坏，因此减少测试应用过程中的功耗已成为测试开发的另一个重要目标，测试功耗已成为影响CMOS电路的可测性设计及相应测试方法的重要问题。

针对集成电路日益增长的测试数据，人们提出了很多减少测试数据量的方法，主要可以分为三大类。第一类方法是将测试压缩与测试生成(Automatic Test Pattern Generation，ATPG)结合，在测试生成的过程中，通过故障仿真和特征约减，合并或修改测试向量，以减少测试集中实际测试向量的数量；但这种方法将导致测试生成时间过长并且存在对于非模型故障的故障覆盖率不高的问题。第二类方法是BIST技术，其基本思想是利用电路自身的测试生成器在电路内部直接生成测试向量，完成测试，常用的有基于线性反馈移位寄存器(LFSR)和基于细胞机(CA)的方法；但由于BIST生成的测试向量多是伪随机向量，因此故障覆盖率不高、测试序列较长，尽管通过加权随机向量测试、混合模式BIST等方法可以进一步提高测试效率，但随着电路规模的扩大，难测故障越来越多，需要付出的硬件开销也显著增加，因此BIST方法目前仅在存储器的测试中得到了广泛的应用，对于DSP等实现逻辑功能的其它电路的测试仍然不成熟。第三类方法是测试压缩(Test Compression)技术，这种方法将预先计算好的测试向量集压缩，并存储在自动测试设备(ATE)中。测试时ATE中的压缩数据通过电路内部的的解压电路被还原成原始测试向量，并加载到相应的被测电路上。这是一种无损压缩技术，能保证故障覆盖率不降低。这类方法中比较有代表性的有基于编码的测试数据压缩算法，如Golomb编码、FDR编码、VIHC编码等；广播式压缩算法；以及基于字典的压缩算法等，但这些方法都仅针对测试数据进行压缩，没有考虑到测试功耗日益提高的因素。

而在降低测试功耗的研究中，一类比较常用的方法是测试向量排序技术，这种技术利用时延测试向量对之间的海明距离为测试向量对排序，从而降低了电路测试中节点的0-1电平跳变次数，从而降低测试功耗；但这种单纯改变测试向量顺序的方法所得到的效果非常有限。第二类常见的降低测试功耗的方法是低功耗的ATPG技术，利用该技术生成的测试向量除了需要保证比较高故障覆盖率之外，另一个主要目的是减少测试功耗，但缺点是增加了测试向量数目。第三类降低测试功耗的方法是改变扫描链结构，例如将长扫描链划分成几段，或者调整扫描链上扫描单元顺序与插入逻辑门相结合的方法等，这种方法能减少扫描移入阶段的功耗，但从实验效果来看，这种方法对于降低测试功耗的效果仍然是比较有限的。近年来也有学者将MTF(minimum transition filling)模型与编码压缩算法相结合，提出了同时降低测试数据量与测试功耗的方法，如ARL编码和混合RL-Huffman编码等，但相比较而言，它在测试数据压缩方面获得了更好的效果，而对于测试功耗的降低非常有限。

综上所述，目前在对测试数据压缩和测试功耗降低的研究中，大多采用分别研究的思路，其中的一些方法在其所适合的应用场合是比较有效的。然而在实际应用中，如何能在减少测试数据量的同时有效降低测试功耗是迫在眉睫需要解决的问题，也是推动片上系统SOC测试技术快速发展的必然需要。

发明内容

本发明的目的是为了解决现有片上系统SOC测试技术中大都以压缩测试数据或降低测试功耗为单一研究方向，还没有能够有效地将测试数据量的减少与测试功耗的降低结合在一起的技术手段，存在阻碍片上系统SOC测试技术快速发展的问题，而提供了一种大规模集成电路测试数据与测试功耗协同优化的方法。

它的方法步骤为：