[发明专利]存储器接口装置与应用于其上的存储器数据存取方法

说明书

技术领域

本发明关于一种存储器接口装置与应用于其上的存储器数据存取方法，尤其关于一种通过一存储器接口装置对一DDR式的存储器所进行的存储器数据存取方法。

背景技术

一般在数字数据处理系统中都设置有一个重要的元件，便是以动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)所完成的系统存储器。就目前技术来说，动态随机存取存储器通常是受系统中的存储器控制器(例如计算机系统芯片组中的北桥芯片)的控制来进行读写动作。而依照读写动作方式的不同，目前常见的存储器类型包括有：同步动态随机存取存储器(Synchronous DRAM，简称SDRAM)、双倍数据传输率的同步动态随机存取存储器(Double Data Rate SDRAM，简称DDR SDRAM)等。

一般的SDRAM只使用了数据触发信号的上升边缘(rising edge)来进行数据的读写，但DDR式的存储器，例如上述的DDR SDRAM则是同时使用了数据触发信号的上升边缘和下降边缘(falling edge)来进行数据的读写；因此，DDR式的存储器便能够对于数据的读写速度上产生两倍的效能。

请参阅图1，其为一DDR式存储器的串行数据信号(DQ信号)和一数据触发信号(DQS(Data Strobe))的时序示意图。如图所示，该串行数据信号(DQ信号)产生时同时还发出了一DQS_0信号，该DQS_0信号和该串行数据信号(DQ信号)同相位，而为了要进行数据读取，我们将该DQS_0信号的相位延迟四分之一周期而成为该数据触发信号(DQS信号)，使得在该数据触发信号(DQS信号)的上升边缘和下降边缘的发生时间处都能够对准该串行数据信号(DQ信号)的正确读取时段。若假设DDR式的存储器运作在一400MHz(百万赫兹)的频率上，则该数据触发信号(DQS信号)的实际频率为200MHz，如图所示，该数据触发信号(DQS信号)的周期为5ns(10^-9秒)，因此该数据触发信号(DQS信号)的一上升边缘至一下降边缘的时间便为其周期的一半，即2.5ns，而当产生每一个数据段所需的时间(包括其电平的转变或过渡的时间)为2.5ns时，该数据触发信号(DQS信号)会因为相位平移之后和该串行数据信号(DQ信号)的相位关联而能够得到正确的读取数据。如图中所示，在时间T₀时会读取到数据D₀，而在时间T₁时会读取到数据D₁，以此类推。如此，便不会造成后续数据的读取遗漏或错误。

然而，当该数据触发信号(DQS信号)与串行数据信号(DQ信号)之间发生相位偏移时，如图2所示，其为该数据触发信号(DQS信号)的偏移示意图，其中该数据触发信号(DQS信号)的上升边缘和下降边缘的时间点皆落在该串行数据信号(DQ信号)的转变或过渡时段上。因此，就此图的示意，依该数据触发信号(DQS信号)和该串行数据信号(DQ信号)的相位关联因而便无法正确地读取到数据。另外，如图3所示，则为该串行数据信号(DQ信号)的偏移示意图；其中若在某两数据段之间，例如在数据D₀和数据D₁之间，其间的转变或过渡时段会因为某些不可抗拒的因素，例如来自于电路板或周围环境的电磁干扰，而造成数据输出上的时间异常时，则也会使得数据的读取无法正常。此外，若该串行数据信号(DQ信号)与相对应的该数据触发信号(DQS信号)的频率能运作的愈大时，其相位的正确对准情况或时间上的容错率也就会愈小，因此，因上述的相位偏差现象而造成的读取不正确的情形便愈可能产生。

上述两个举例会造成DDR存储器在进行数据处理和读取或传送时的错误产生，然而，这些例子在某些情况之下，例如该数据可为一种程序代码或运作一程序所需要读取到的数据等，则这样的错误便会造成系统运作上的严重影响，使得运作无法正常地进行。

发明内容

因此，如何解决此一问题便成为本发明的主要目的。

本发明的目的在于提供一种存储器接口装置与应用于其上的存储器数据存取方法，使得现有技术中对于DDR式的存储器在进行数据存取时，因为数据触发信号的相位偏差现象所可能造成的存取错误或系统运作异常的问题能得到妥善的解决。