[发明专利]存储卡系统中的数据传输

说明书

本申请要求于2006年8月7日提交的第2006-74291号韩国专利申请的 优先权，该申请完全公开于此，以资参考。

技术领域

本发明总体上涉及存储卡系统，更具体地说，涉及通过将从存储卡读取 的数据与在存储卡处产生的读时钟信号一起发送到主机，以在主机处增加允 许建立时间。

背景技术

图1示出现有技术的示例性存储卡系统100，其包括存储卡102和主机 104。主机104可以是诸如移动电话、MP3播放器或PMP(便携式媒体播放 器)的便携式电子装置。作为一个示例，存储卡102可以是闪存卡。主机104 包括主机控制器106和主机连接单元108。卡102包括卡连接单元110、卡控 制器112和存储单元114。

为了将数据从主机104写入存储卡102，主机104通过主机连接单元108 将写命令(WR_CMD)、时钟信号CLK和将被写入的数据发送到存储卡102。 存储卡102通过卡连接单元110接收写命令、时钟信号CLK和所述数据。

卡连接单元110与来自主机的时钟信号CLK同步地从主机104接收数 据。卡控制器112通过与卡控制器112内的时钟信号产生器产生的内部时钟 信号同步，将接收的数据写入存储单元114来响应接收的写命令。

为了从存储卡102读取数据，主机104通过主机连接单元108将读命令 (RD_CMD)和时钟信号CLK发送到存储卡102。存储卡102通过卡连接单 元110接收读命令和时钟信号CLK。

在传统存储卡系统100中，主机104产生并发送存储卡110将使用的用 于写入和读取操作的时钟信号CLK。参照图2中的存储卡系统100，主机104 包括用于产生所述时钟信号CLK的主机时钟产生器116。

还参照图2，主机104包括主机I/O(输入/输出)电路118，所述主机I/O 电路118具有根据来自主机时钟产生器116的时钟信号CLK进行操作的多个 数据触发器HF1、HF2…和HFn。存储卡102包括卡I/O(输入/输出)电路 120，所述卡I/O电路120具有同样根据来自主机时钟产生器116的时钟信号 CLK进行操作的多个数据触发器CF1、CF2…和CFn。图2中示出的卡内部 电路122包括图1的卡控制器112和存储单元114。

图3示出当主机104从存储卡102读取数据时的步骤的流程图。图4示 出当主机104从存储卡102读取数据时的信号的时序图。

参照图2和图3，主机产生读命令(RD_CMD)和时钟信号CLK，并通 过主机连接单元108将读命令(RD_CMD)与时钟信号CLK发送到存储卡 102(图3的步骤S132)。当通过卡连接单元110接收到读命令时，存储卡102 与卡控制器112内产生的内部时钟信号同步地从存储单元114读取数据(图3 的步骤S134)。

然后，存储卡102与来自主机104的时钟信号CLK同步地将读取的数据 发送回主机104(图3的步骤S136)。在这种情况下，卡I/O电路120的触发 器CF1、CF2…和CFn根据来自主机104的时钟信号CLK将来自存储单元114 的所述读取的数据锁存输出。

主机104与位于主机104的时钟信号产生器116产生的时钟信号CLK同 步地接收所述读取的数据，并将其传输到主机控制器106(图3的步骤S138)。 在这种情况下，主机I/O电路118的触发器HF1、HF2…和HFn根据位于主 机104的时钟信号产生器116产生的时钟信号CLK进行操作。

图4示出用于图2的存储卡系统100内的读取操作的信号的时序图。图 4示出位于主机104的时钟信号产生器116产生的初始CLK信号S10。图4 还示出在存储卡102接收的被发送的CLK信号S20，所述CLK信号S20从 初始CLK信号S10延迟了时间段t1。

另外参照图4，数据S30从被发送的CLK信号S20(所述CLK信号S20 在存储卡102处被接收)延迟了时间t2从卡I/O电路120被输出。时间延迟 t2是存储控制器112在接收到读命令之后根据接收的CLK信号从存储器114 检索读取的数据S30所需的时间段的一部分。总时间延迟t1+t2＝t3也被称 为输出延迟。