[发明专利]单锁存结构的多位闪存器件及编程方法、系统和存储卡

说明书

相关申请的交叉引用

本申请要求于2006年5月18日提交的韩国专利申请第2006-0044833号的利益，其公开在此以引用方式整体并入。

技术领域

本发明一般涉及非易失性存储器件，以及更具体地，涉及多位非易失性存储器件和相关方法、系统和存储卡。

背景技术

由于在非易失性半导体存储器件断电时，存储在所述器件中的数据不会被擦除，所以对于非易失性半导体存储器件的需求显著增加。闪存器件可以用作非易失性存储器件。在这些器件中，存储单元可以由单个晶体管提供。这样，包括闪存的存储器件可以相对小于其他存储器件。因此，闪存可以用来代替例如用于存储大量数据的磁盘。在授予Itoh的、名称为“NON-VOLATILE SEMICONDUCTOR MEMROY DEVICE FOR STORINGMULTIVALUE DATA AND READOUT/WRITE-IN METHOD THEREFOR(用于存储多值数据的非易失性半导体存储器件及其读出/写入方法)”的第5,751,634号(′634专利)的美国专利中讨论了有关传统非易失性半导体存储器件的细节，其公开在此以引用方式并入，如以其整体方式提供一样。

具体地，′634专利讨论了包含用于存储连接到位线的2位数据的存储单元的闪存器件。如此处所述，第一和第二双稳态多谐振荡器电路连接到位线。所述第一双稳态多谐振荡器电路存储从存储单元读出或写入存储单元的2位数据的低位(最低有效位(LSB))。类似地，所述第二双稳态多谐振荡器电路存储从存储单元读出或写入存储单元的2位数据的高位(最高有效位(MSB))。这样，在数据读取操作期间，所述MSB位首先从存储单元中读出，随后LSB位从存储单元中读出。类似地，在数据写入操作期间，所述MSB位首先被写入存储单元，随后LSB位被写入存储单元。

这样，′634专利中讨论的非易失性半导体存储器件可以提供具有大容量的存储器件，但是能够以低成本制造而不需要使用复杂的图案形成技术(patterning technique)或开发新制造技术。但是，仍然期望改进的存储器件。

发明内容

本发明的一些实施例提供了一种多位非易失性存储器件。所述存储器件包括：存储单元阵列，其包括多个存储单元。页缓冲器电连接到所述存储单元阵列。所述页缓冲器包括多个锁存器，其被配置成存储写入所述存储单元阵列的多个存储单元之一或从所述存储单元阵列的多个存储单元之一读出的多位数据的第一位。缓冲随机存取存储器(RAM)电连接到所述页缓冲器。所述缓冲RAM被配置成存储写入所述存储单元阵列的多个存储单元之一或从所述存储单元阵列的多个存储单元之一读出的多位数据的第二位。

在本发明的其他实施例中，所述页缓冲器可以包括多个单锁存器。所述多个单锁存器的每一个可以被配置成存储所述2位数据的最低有效位(LSB)。所述缓冲RAM可以被配置成存储所述2位数据的最高有效位(MSB)。

仍然在本发明的其他实施例中，所述页缓冲器可以包括被配置成存储中间编程数据的多个单锁存器。所述编程数据可以包括MSB中间编程数据，并且其中最终MSB数据被存储在所述缓冲RAM内。

在本发明的一些实施例中，所述多位数据可以包括4位数据，所述页缓冲器可以进一步被配置成存储所述4位数据的第一至第三位LSB，并且所述缓冲RAM可以进一步被配置成存储所述4位数据的MSB。

在本发明的其他实施例中，所述缓冲RAM可以包括静态RAM(SRAM)或动态RAM(DRAM)。在本发明的特定实施例中，在所述存储器件和外部器件之间的接口可以是NOR接口。所述存储单元阵列可以包括NAND单元阵列。

在本发明的一些实施例中，所述缓冲RAM可以被配置成将所述多位数据的所述第二位通过所述页缓冲器重新加载至所述多个存储单元中的一个中。

虽然上面针对存储器件讨论了本发明的多个实施例，但是在此还提供系统、存储卡和方法。

附图说明

图1是根据本发明一些实施例的多位闪存系统的方框图。

图2是根据本发明一些实施例的页缓冲器的示意图。

图3是图解根据本发明一些实施例的编程方法的操作的流程图。

图4是图解根据本发明一些实施例的最低有效位(LSB)编程的操作的流程图。

图5是图解根据本发明一些实施例的最高有效位(MSB)编程的操作的流程图。

图6是图解根据本发明一些实施例的LSB编程的示意图。

图7是图解根据本发明一些实施例的MSB编程的示意图。