[发明专利]在处理器之间具有主接口的可多路径访问的半导体存储器

说明书

本申请要求2006年7月28日、2006年11月15日、2006年11月15日分别向韩国知识产权局提出的韩国优先权文件No.2006-0071455、No.2006-112557和No.2006-112559的优先权，以引用方式将其内容结合在本文中。

技术领域

本发明涉及一种半导体存储器件，更具体地，涉及一种在处理器之间具有主接口的可多路径访问的半导体存储器件。

背景技术

通常，将具有多于一个访问端口的半导体存储器件称为多端口存储器，尤其是，将具有两个访问端口的存储器件称为双端口存储器。典型的双端口存储器已公知，例如，用作具有可以以随机顺序访问的RAM(随机存取存储器)端口和仅可以以串行顺序访问的SAM(串行访问存储器)的图像处理视频存储器。

另一种多端口存储器包括存储单元阵列，例如DRAM(动态随机存取存储器)单元，可通过两个或多个端口随机地访问。为了将其与端口之一仅允许串行访问的多端口存储器区分，将这种器件称为可多路径访问半导体存储器件。

在近年来发展的便携式电子系统中，例如手持多媒体播放器或手持电话或PDA等，制造商实现并生产了具有多处理器系统的产品，其中如图1所示，多处理器系统采用两个或多个处理器来实现高速且平滑的操作。

参考图1，第一处理器10和第二处理器12通过连接线L10相连。或非存储器14和DRAM 16通过确定的总线B1-B3连接到第一处理器10，DRAM 18和与非存储器20通过确定的总线B4-B6连接到第二处理器20。第一处理器10可执行MODEM功能，用于调制解调通信信号，而第二处理器12可执行应用程序功能，例如处理通信数据、游戏、娱乐等。或非存储器14具有按照或非结构配置的单元阵列，与非存储器20具有按照与非结构配置的单元阵列。或非和与非存储器均是非易失性存储器，具有浮置栅极的晶体管存储单元。非易失性存储器存储即使在断电时也必须保留的数据，例如手持设备的特定代码和存储数据。DRAM 16和18用作处理器的主存储器，但是它们在断电时丢失其数据。

在如图1所示的多处理器系统中，将DRAM分配给每个存储器，并且将全部具有相对低速的诸如UART、SPI或SRAM之类的接口用于处理器之间连接线L10上的通信。因此，难以确保令人满意的数据传输速度，并且存储器配置的复杂度、尺寸和花费增加。因此，开发出如图2所示的方案，以减小尺寸、提高数据传输速度并减少DRAM的数目。

在图2的系统中，与图1的系统相比较，一个DRAM 17通过总线B1和B2连接到第一和第二处理器10和12。如图2所示，为了两个处理器通过两个路径访问一个DRAM，DRAM必须具有两个端口，与相应的总线B1和B2相连。然而，如图3所示，通用DRAM是具有单个端口PO的存储器1。

参考图3，图3示出了通用DRAM的结构，存储单元阵列包括第一至第四组3、4、5和6，每一组与行解码器8和列解码器7相对应并与之相连。上输入/输出读出放大器和驱动器13在操作上通过复用器12、13与第一组3或第三组5相连，并且下输入/输出读出放大器和驱动器13在操作上通过复用器14、15与第二组4或第四组6相连。例如，在选择第一组3的存储器单元和在读取存储在所选存储单元中的数据中，读取数据的输出过程描述如下。使所选的字线有效，并且位线读出放大器读出并放大存储单元中的数据，然后根据相应列选择线的有效，将其传送到本地输入/输出线9。通过第一复用器21的切换操作，将传送到本地输入/输出线9的数据传送到全局输入/输出线GIO，并且与全局输入/输出线GIO相连的第二复用器11将数据从全局输入/输出线GIO传送到上输入/输出读出放大器和驱动器13。上输入/输出读出放大器和驱动器13再次读出并放大数据，然后通过路径单元6，将其输出到数据输出线L5。同时，在读取第四组6的存储单元中存储的数据中，通过复用器24、复用器14、下输入/输出读出传感器和驱动器13、路径单元6和数据输出线L5，并按照该顺序，将数据输出到输出端DQ。如上所述，图3的DRAM 1具有两个组共享一个输入/输出读出放大器和驱动器的结构，并且是通过一个端口PO输入/输出数据的单端口存储器。即，图3的DRAM 1仅适用于图1的系统，并且由于存储器组和端口的结构，并不适用于图2的多处理器系统。

在努力实现对于图2之类的多处理器系统足够的存储器中，在美国公开No.US2003/0093628中公开了一种具有图4所示配置的现有系统，其中多个处理器可访问共享的存储区。