[发明专利]用于提供回转约束最小代价缓冲的方法和系统

说明书

技术领域

本发明一般涉及半导体芯片和集成电路的设计，并且，更具体地，涉及使用缓冲器插入(buffer insertion)来管理集成电路设计的定时和电需求(electrical requirement)。

背景技术

集成电路用于从例如腕表的简单装置到最复杂的计算机系统的各种电子应用。通常，微电子集成电路(IC)芯片可被认为是在半导体衬底(例如，硅)上形成的逻辑单元的集合，其中，在单元之间具有电互连。IC可包括非常大的数目的单元，并且，需要在单元之间的复杂的连接。单元是被分组以便执行逻辑功能的诸如晶体管、电容器、电阻器、电感器、以及其它基本电路元件的一个或多个电路元件的组。例如，单元类型包括核心单元(core cell)、扫描单元、以及输入/输出(I/O)单元。IC的每个单元可具有一个或多个引脚，随之，每个引脚可通过导线(wire)而被连接到IC的一个或多个其它引脚。还在芯片的表面上形成连接IC的引脚的导线。对于更复杂的设计，典型地，存在可用于布线(routing)的传导介质的至少四个不同的层，如多晶硅层和三个金属层(金属-1、金属-2、以及金属-3)。多晶硅层、金属-1、金属-2、以及金属-3均用于垂直和/或水平布线。

通过首先构思逻辑电路描述(div)、随后将逻辑描述转换为物理描述或几何布局(layout)，而制造IC芯片。通过使用作为单元引脚之间的所有网络(net)或互连的记录的“连线表(netlist)”来进行此过程。典型地，布局包括处于几层中的一组平面几何形状。随后，检查布局，以确保其符合所有设计需求，尤其是定时需求。结果是描述布局的被称为中间形式(intermediateform)的一组设计文件。随后，将设计文件转换为图案生成器文件，其用来通过光或电子束图案生成器来产生被称为掩模(mask)的图案。在制造期间，使用这些模板，以便使用一系列照相平版印刷步骤来将硅晶片图案化。将电子电路的规范转换为布局的过程被称为物理设计。

半导体制造中的单元布置涉及特定单元应优选地(或近似优选地)位于集成电路器件的表面上的何处的确定。由于用于超大规模集成(VLSI)器件的制造工艺所需要的大量组件和零件(detail)，在无计算机辅助的情况下，物理设计是不可行的。结果，物理设计的多数阶段广泛地使用计算机辅助设计(CAD)工具，并且，很多阶段已被部分或全部自动化。物理设计过程的自动化已增大了集成的级别，减小了周转时间，并增强了芯片性能。已为了电子设计自动化(EDA)而创建了一些不同的编程语言，包括Verilog、VHDL、以及TDML。典型的EDA系统接收IC器件的一个或多个高级特性描述，并将此高级设计语言描述转变为各个抽象级别的连线表。

在电路设计中，更快的响应性能和可预测性是所关心的元素。随着工艺技术发展到亚微米级别，互连延迟比门延迟占据越来越重要的位置。由此，诸如平面布图、布置(placement)、以及布线的物理设计优化工具正在变得比先前的一代工具更多地被“定时驱动(timing-driven)”。由于VLSI形体尺寸的显著减小，为实现定时目标、以及互连的固定电干扰(electrical violaion)，需要大量的缓冲器(即，放大器或反相器)。较高的相对互连阻抗强制缓冲器更接近地被放置在一起，以实现最优的性能。可估计出，缓冲器的数目将显著上升，对于65纳米技术来说，达到用于块内通信的总单元数目的大约15％，并且，接近50纳米技术所需的800000个缓冲器。因此，缓冲器插入的复杂性和重要性甚至以更快的步伐增大。

物理合成在诸如高性能处理器和专用集成电路(ASIC)的集成电路的自动化设计中变得突出。物理合成是在集成电路设计中同时优化布置、定时、功耗、串扰效应等的过程。这种综合的手段帮助消除电路分析和“布置及布线(place-and-route)”之间的重复(iteraion)。物理合成具有向门重新提供功率、插入缓冲器、复制门等的能力，使得设计中的逻辑电路(logic)的区域保持流畅(fluid)。然而，物理合成可能花费多日来完成。