[发明专利]半导体集成电路

说明书

技术领域

本发明涉及半导体集成电路，具体而言，涉及对由于加工偏差造成的影响进行控制的技术，所述加工偏差在多个MOSFET之间随机地产生并且在微制造中变得明显。

背景技术

近年来，基于半导体集成电路设备制造中微加工的优点，在制造半导体集成电路设备的加工中，MOSFET的沟道长度已经低于0.1微米级。除了加工中的这种小型化以外，基于环境温度的特征偏差和加工偏差变得明显。另一方面，针对上述情况出现了下列报告。

亦即，作为控制上述特征偏差的技术，如日本公开专利文件(日本专利申请公开No.2004-165649)中所示，存在一种利用衬底电压来恒定地控制P型和N型MOSFET源极和漏极之间的电流的方法。根据这种偏差抑制技术，MOSFET的漏电流(具体而言，在亚阈值区域或者饱和区域的任意栅极电压值下的漏电流)可以被控制使得不存在温度依存性和加工偏差依存性，并且可以实现操作稳定性的提高。

然而，在半导体制造技术中，尽管除了小型化之外在多个MOSFET之间随机产生的加工偏差(在下文中称为“随机偏差”)变得明显，但是根据上述控制偏差的传统技术难以控制依赖于这种随机偏差的特征偏差。例如，在决定操作频率的过程中，由于随机偏差导致延迟时间增加，并且会产生设置误差。另外，在严格维持触发器的限制的过程中，延迟时间由于随机偏差而降低，并且会产生维持误差。对于这种情况，根据上述控制偏差的传统技术，不可能同时避免上述两种误差。

发明内容

因此，本发明的主要目的在于，即使产生了随机偏差，也要实现操作稳定性的提高。

为了实现上述目的，本发明具有下列构造。

(i)根据本发明的一种半导体集成电路，包括：

一或多个触发器电路；

一或多个组合电路，其连接至所述触发器电路；

一或多个时钟缓冲器，用于向所述触发器电路提供时钟；和

控制电路，用于相互独立地控制所述触发器电路的延迟时间和所述组合电路的延迟时间。

根据该构造，即使延迟时间由于构成MOSFET等的半导体集成电路中包括的随机偏差而局部地变短或变长，也能够通过独立地控制触发器电路的延迟时间和组合电路的延迟时间，控制依赖于上述随机偏差的特征偏差。因此，可以实现半导体集成电路操作稳定性的提高。

(ii)在上述构造中，存在如下实施例：当在比时钟频率足够低的频率操作所述触发器电路和组合电路的状态下操作结果与期望值不同时，所述控制电路控制触发器电路的延迟时间，使得上述延迟时间变长。因此，即使在比所需操作频率足够低的频率可能发生误差(即维持误差)的情况下，也能够通过调节触发器电路的延迟时间来避免维持误差。在这里，此处所描述的足够低的频率是针对低于或者等于所需操作频率1/10的频率。

(iii)在上述构造中，存在这样的实施例：当在时钟频率操作所述触发器电路和组合电路的状态下操作结果与期望值不同时，所述控制电路控制触发器电路的延迟时间，使得上述延迟时间变短。因此，即使在所需操作频率下可能发生误差(即设置误差)的情况下，也能够通过调节组合电路的延迟时间来避免设置误差。

(iv)在上述构造中，存在这样的实施例：所述控制电路根据衬底电压控制来控制所述延迟时间。因此，可以将发生误差的电路延迟时间控制为适当的值。

(v)在上述构造中，存在这样的实施例：所述控制电路根据电源电压控制来控制所述延迟时间。因此，可以将发生误差的电路延迟时间控制为适当的值。

(vi)在上述构造中，存在这样的实施例：

互相平行并顺序布置的第一电路行、第二电路行和第三电路行，其中：

所述触发器电路布置在第一电路行中；

所述组合电路布置在第二电路行中；

所述时钟缓冲器布置在第三电路行中。因此，由于可以在最佳状态中进行电源布线和衬底布线，所以能够实现电阻的降低和布线资源的最小化。

(vii)在上述构造中，存在这样的实施例：进一步提供温度探测电路，其根据上述半导体集成电路中电路温度的变化，调节所述控制电路。因此，即使在操作过程中，也能实现响应于温度波动的最佳延迟时间控制。

(viii)在上述构造中，存在这样的实施例：进一步提供电压探测电路，其用于根据上述半导体集成电路中的电压变化量，调节所述控制电路。因此，即使在操作过程中，也能实现响应于变压变化的最佳延迟时间控制。