[发明专利]半导体存储装置

说明书

技术领域

本发明涉及半导体存储装置，特别是涉及调整读出操作时的位线电容的技术。

背景技术

对日本特开2005-228446号公报的图3、图4示出的现有半导体存储装置中的读出操作进行简要说明。

同上文献示出的半导体存储装置具有多个存储单元和参考单元。

在作为读出对象选择的存储单元中，显示数据为“1”和“0”的不同情况下，流过不同量的电流。因此，读出时与存储单元连接的主位线的读出时电位也根据存储单元的显示数据为“0”和“1”而不同。

另一方面，在参考单元流过的电流量为：流过显示数据“1”的存储单元的电流和流过显示数据“0”的存储单元的电流的中间量。而且，读出时与参考单元连接的互补主位线产生的电位为：与存储单元连接的主位线分别在存储单元的显示数据为“0”和“1”时所产生电位的中间电位。

而且，存储单元连接的主位线的电位和参考单元连接的互补主位线的电位通过读出放大器放大。

此时，希望存储单元连接的主位线的合成寄生电容与参考单元连接的互补主位线的合成寄生电容相等。若寄生电容不同，则从存储单元被选择后到与该存储单元相连的主位线上产生与数据相应的电位为止的延迟时间，与从参考单元被选择后到与参考单元相连的互补主位线上产生上述中间电位为止的延迟时间不一致。据此，无法正确地读出数据。

所以，同上文献的半导体存储装置为了使寄生电容均衡，读出时，将与参考单元相连的互补主位线连接到与读出对象存储单元所在的扇区不同扇区内的副位线。例如，当读出属于扇区0的存储单元MC00的数据时，与参考单元RC0n相连的互补主位线MBLc与副位线RDBL0c连接之外，还与扇区1内的副位线DBL1c连接。同上文献的图4中，寄生电容C1和寄生电容C4大致相等，寄生电容C3和寄生电容C2大致相等，寄生电容C9小。这样，主位线MBLa的合成寄生电容C1+C3和互补主位线MBLc的合成寄生电容C4+C9+C2大致相等。

另外，日本特开2004-110872号公报记载了在与参考单元连接的位线上连接与读出的存储单元地址相应的负载电容的技术。

另外，日本特开2001-307494号公报记载的技术为，由包含存储单元阵列的多个块所分别设置的参考负载电路，对参考信号提供与提供给存储单元阵列的读出数据的负载相同的负载。

但是，日本特开2005-228446号公报的图3、图4所示的半导体存储装置中，与参考单元相连的副位线的寄生电容大时，导致主位线和互补主位线的合成寄生电容的差变大。例如，上述读出属于扇区0的存储单元MC00的数据的例子中，若与参考单元相连的副位线RDBL0c的寄生电容C9大，则主位线MBLa的合成寄生电容C1+C3和互补主位线MBLc的合成寄生电容C4+C9+C2之间的差变大。若存储单元连接的主位线的合成寄生电容和参考单元连接的互补主位线的合成寄生电容的差变大，则无法正确地读出数据。

另外，如果使为保持合成寄生电容的均衡而与互补主位线相连的副位线的寄生电容比与读出对象存储单元相连的副位线的寄生电容小与参考单元相连的副位线的寄生电容相当的量，则不会产生上述问题。但是，为了保持合成寄生电容的均衡而与互补主位线相连的上述副位线的扇区字线条数就变成半途而废，会对使用半导体存储装置的用户带来不方便、不实用等问题。

发明内容

有鉴于此，本发明的目的在于提供一种能够正确读出数据的半导体存储装置。

为了解决上述课题，本发明的第1实施方式的半导体存储装置，其特征在于，该装置包括：

存储单元阵列，多个存储单元沿行方向及列方向以矩阵状配置，被分割为多个扇区；

多条字线，设置于所述存储单元的各个行；

多条主位线，沿列方向延伸；

多条副位线，配置于所述各扇区内，沿列方向延伸；

多个选择晶体管，与所述各副位线对应设置，用于电连接/断开所述主位线和所述副位线；

多条选择线，用于控制所述选择晶体管的导通/非导通状态；

参考单元，用于生成读出操作时的参考电压；

读出放大器，连接于所述主位线，用于进行读出数据的判定；

字线选择电路，用于选择所述多个存储单元之中读出对象存储单元所接的字线和所述参考单元所接的字线；