[发明专利]静电破坏保护电路

说明书

技术领域

本发明涉及用于防止半导体集成电路的静电破坏的静电破坏保护电路。

背景技术

目前，在半导体集成电路中，为强化对从静电、过电压、周边设备放射的电磁噪音等浪涌电压的耐性，而在输入输出端子附近设有保护电路(下面称作静电破坏保护电路)。

参照图5说明现有的静电破坏保护电路。在由硅晶片等构成的半导体衬底上设有内部电路100。内部电路100是模拟电路或数字电路，其含有输入电路、输出电路、输入输出电路等。而且，在连接内部电路100和输入输出端子101的配线102上连接有由N沟道型MOS晶体管N构成的MOS晶体管型保护电路103，其中N沟道型MOS晶体管的源极与接地配线连接，漏极与配线102连接，栅极和源极进行所谓的二极管连接。

对MOS晶体管型保护电路103的动作进行说明。当通过输入输出端子101施加浪涌电压104时，在源·漏极间产生击穿，由此，MOS晶体管N的寄生双极晶体管接通，从输入输出端子101侧向接地电压GND侧流过电流。

通过以上的动作，保护内部电路100不受静电破坏影响。需要说明的是，除将上述那样的MOS晶体管作为静电破坏保护电路的元件加以利用之外，还考虑利用PN二极管的电路、利用晶闸管的电路等各种静电破坏保护电路。

作为与本发明相关的技术文献，例如列举以下专利文献。

专利文献1：特开平5-102411号公报

随着近年来半导体器件的微细化、高集成化，静电破坏的产生有增大的倾向。但是，在上述现有的静电破坏保护电路中，相对于静电破坏的保护可能不充分。

例如存在不能耐受过大的浪涌电压，而将保护电路的MOS晶体管N自身静电破坏的问题。

另外，在上述现有的MOS晶体管型保护电路中，利用源·漏极间的击穿和寄生双极动作。因此，存在在源·漏极间的击穿产生之前，浪涌电压施加在内部电路上，在内部电路元件上产生静电破坏等不良影响的问题。

发明内容

因此，本发明的目的在于，提供一种静电破坏保护电路，提高保护内部电路不受静电等浪涌电压影响的性能(静电破坏耐性或动作速度)。

本发明是鉴于上述课题而构成的，其主要特征如下。即，本发明提供一种静电破坏保护电路，其与连接端子和内部电路的第一配线连接，其特征在于，具有：供给第一电压的第二配线；连接在所述第一配线和所述第二配线之间，通过所述端子将施加在所述第一配线上的电压分压的第一及第二电容元件；漏极与所述第一配线连接，源极与所述第二配线连接，在栅极上施加通过所述第一及第二电容元件分压后的电压的MOS晶体管。

另外，本发明的保护电路的特征在于，在所述栅极和所述第二配线之间具有限制施加在所述栅极上的电压的第一电压限制元件。

另外，本发明的保护电路的特征在于，在所述栅极和所述第一配线之间具有限制施加在所述栅极上的电压的第二电压限制元件。

本发明的静电破坏保护电路的构成为，利用电容元件将施加在端子上的电压分压，将该分压电压施加在MOS晶体管的栅极上。施加在栅极上的电压可通过调节第一及第二电容元件的各电容值(设有电压限制元件时含有该电容值)设为任意的值。根据这种结构，在产生异常的浪涌电压时，可通过该分压电压使MOS晶体管接通，流过电流，从而可较早地保护内部电路不受静电破坏影响。

另外，在连接了用于限制施加在MOS晶体管的栅极上的电压的电压限制元件时，浪涌电压引起的MOS晶体管的栅极破坏被抑制，其结果是可抑制保护电路自身的破坏。

附图说明

图1是说明本发明第一实施例的静电破坏保护电路的电路图；

图2是说明本发明第一实施例的静电破坏保护电路的器件结构的剖面图；

图3是说明本发明第二实施例的静电破坏保护电路的电路图；

图4是说明本发明第二实施例的静电破坏保护电路的器件结构的剖面图；

图5是说明现有的静电破坏保护电路的电路图。

符号说明

1内部电路

2输入输出端子

3配线

4VSS配线

5MOS晶体管

6第一电容器

7第二电容器

8齐纳二极管

10半导体衬底

11外延层

12陷阱层

13陷阱层

14漏极层

15源极层

16栅极层

17P++层

18阳极层

19阴极层

20埋入层