[发明专利]具有举升的源极区与漏极区的非易失性存储器

说明书

技术领域

本发明涉及非易失性存储器，且特别涉及具有变化沟道区界面的非易失性存储器，变化沟道区界面例如是举升的源极与漏极或凹入沟道区。

背景技术

基于著称为EEPROM与快闪存储器的电荷储存结构的电气可编程与可擦除非易失性存储器技术，被使用于各种的现代化应用。多个存储器单元结构为EEPROM与快闪存储器所使用。当集成电路的尺寸缩小时，关于基于电荷捕捉介电层的存储器单元结构的较大重要性逐渐兴起，此乃因为可调尺寸的能力与工艺的简单性的缘故。基于电荷捕捉介电层的存储器单元结构包含以譬如工业名称PHINES，SONOS或NROM著称的结构。这些存储器单元结构是通过在电荷捕捉介电层(例如氮化硅)中捕捉电荷来储存数据。当负电荷被捕捉时，存储器单元的临限电压会增加。存储器单元的临限电压通过从电荷捕捉层移除负电荷而减少。

已知的非易失性氮化物单元结构是平面的，以使氧化物-氮化物-氧化物(ONO)结构形成于基板封入表面上。然而，这种平面的结构与较差的可调尺寸的能力、高功率编程及擦除操作以及高片状电阻值相关。这种结构说明于YEH，C.C.等人，″PHINES：崭新的低功率编程/擦除、小间隔、每单元有2-Bit的快闪存储器有两位(PHINES：A Novel Low Power Program/Erase，SmallPitch，2-Bit per Cell Flash Memory)″，电子装置会议，2002年，IEDM′02.Digest.International，8-11，2002年12月，页数：931-934。

因此，需要修改此已知的非易失性氮化物单元结构的平面结构，以处理一个或多个缺点。

发明内容

本发明涉及一种具有举升的源极与漏极区的非易失性存储器。

根据本发明的第一方面，提出一种非易失性存储器单元集成电路，其包含电荷储存结构、源极与漏极区以及多个介电结构。电荷储存结构储存电荷以控制由非易失性存储器单元集成电路储存的逻辑状态。在各种不同的实施例中，电荷储存结构储存一个位或多重位。在各种不同的实施例中，电荷储存结构的材料为电荷捕捉结构或纳米晶体结构。源极与漏极区系由沟道区分离，沟道区为经历反转以电连接源极与漏极区的电路的一部分。在缺乏电场的情况下，介电结构电气隔离此电路的多个部分，以克服这些介电结构。介电结构至少部分位于电荷储存结构与沟道区之间，且至少部分位于电荷储存结构与栅极电压源之间。

界面分离所述一个或多个介电结构的一部分与沟道区。此界面的第一端结束于源极区的中间部分，且此界面的第二端结束于漏极区的中间部分。

由于源极与漏极区被举升离开非易失性存储器单元集成电路的基板，所以此界面的第一端结束于源极区的中间部分，且此界面的第二端结束于漏极区的中间部分。为了实施此界面，举升的源极区与漏极区的各种不同的实施例是位于多晶硅或外延硅中。

某些实施例包含数个间隙壁，其分离被举升离开基板的源极与漏极区与电荷储存结构及介电结构。

在各种不同的实施例中，非易失性存储器单元集成电路为NOR结构或NAND结构的一部分。

根据本发明的第二方面，提出一种非易失性存储器单元集成电路的制造方法，包含以下步骤：

为此阵列中的各非易失性存储器单元形成电荷储存结构与一个或多个介电结构。电荷储存结构储存电荷以控制由非易失性存储器单元集成电路储存的逻辑状态。在各种不同的实施例中，电荷储存结构储存一个位或多重位。在各种不同的实施例中，电荷储存结构的材料为电荷捕捉结构或纳米晶体结构。介电结构为：1)至少部分位于电荷储存结构与沟道区之间；与2)至少部分位于电荷储存结构与栅极电压源之间；

在形成电荷储存结构与一个或多个介电结构之后，在此阵列中形成各非易失性存储器单元的漏极与源极区。在此阵列中的各非易失性存储器单元的沟道区延伸在此阵列中的非易失性存储器单元的漏极与源极区之间。形成各非易失性存储器单元的漏极与源极区的步骤包含：

添加材料层至集成电路的基板，以使漏极与源极区被举升离开基板。各种不同的实施例添加多晶硅层或外延硅层，以形成举升的源极与漏极。

其中，关于此阵列的各非易失性存储器单元，界面分离所述一个或多个介电结构的部分与沟道区，此界面的第一端结束于源极区的中间部分，且此界面的第二端结束于漏极区的中间部分。

某些实施例形成数个间隙壁，用以分离被举升离开基板的源极与漏极区与电荷储存结构及介电结构。